TW201839964A - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之目的在於防止在構成成像元件之光二極體內，由於電子及Fe(鐵)由形成在半導體基板上面之元件分離溝表面擴散而使像素特性降低。此外，防止氧由形成在元件分離溝表面之氧化硼膜擴散至光二極體內。 為達此目的，在半導體基板SB之上面，形成用以埋入包圍形成光二極體之區域的元件分離區域的溝D1後，將B(硼)導入溝D1之表面而形成半導體層BL。接著，藉由APM沖洗去除附著在該表面上之硼與氧反應形成的氧化硼膜後，進行熱處理使半導體層BL內之硼擴散。

Description

半導體裝置之製造方法
本發明係關於半導體裝置之製造方法，特別係關於適用於製造包含成像元件之半導體裝置的有效技術。
數位相機等使用之成像元件(影像元件)具有例如多數像素排列成矩陣狀之結構，且該等像素包含偵測光而產生電荷之光二極體。習知之1個像素結構係包含上述光二極體、將上述電荷輸出至周邊元件之傳送電晶體及進行信號放大等之該周邊元件的結構。形成在半導體基板主面上之光二極體的布置係由包圍光二極體周圍之元件分離區域規定。習知之形成元件分離區域的方法係在半導體裝置之主面形成溝，接著藉由將絕緣膜埋入該溝內，形成由該絕緣膜構成之元件分離區域的方法。
專利文獻1(日本特開2016-134614號公報)記載將絕緣膜埋入半導體基板上面之溝內而形成元件分離區域時，若電子或Fe(鐵)由元件分離區域與半導體基板之邊界擴散至光二極體中，則產生像素特性降低之問題。因此，在專利文獻1中，藉由電漿摻雜法將B(硼)均一地導入元件分離用溝之表面一定深度，藉此防止電子及鐵之擴散。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2016-134614號公報
[發明所欲解決的問題]
如專利文獻1所述地使用光阻膜作為離子導入元件遮罩將硼導入元件分離用溝之表面後，藉由灰化去除光阻膜時，在該表面上形成BX OY (氧化硼)膜。然後，氧化硼膜內之氧因熱處理等擴散至光二極體中，因此產生像素特性(成像特性)劣化之問題。
其他之目的及新特徵可由本說明書之記載及添附圖式了解。 [解決問題的手段]
以下，簡單地說明在本申請案中揭示之實施形態中代表者之概要。
一實施形態之半導體裝置之製造方法係依序進行在半導體基板之上面形成用以埋入包圍光二極體之形成區域的元件分離區域的溝的步驟、將B(硼)導入該溝之側面及底面的步驟、藉由灰化去除光阻膜後，在形成元件分離區域前進行進行APM沖洗之步驟。 [發明的功效]
依據在本申請案中揭示之一實施形態，可提高半導體裝置之可靠性。特別可防止像素特性之降低。
以下，依據圖式詳細地說明本發明之實施形態。此外，在用以說明實施形態之全部圖中，具有相同機能之構件賦予相同之符號，並省略其重複之說明。另外，在以下實施形態中，除了特別需要時以外，原則上不重複相同或同樣之部分的說明。
此外，符號「- 」及「+ 」表示具有N型或P型導電型之半導體中不純物的相對濃度，例如在N型不純物之情形中，不純物濃度按「N- 」、「N」、「N+ 」之順序增加。但是，有時與如「N- 」、「N」、「N+ 」之不純物濃度高低無關，將該等導電型統稱為N型。關於P型之半導體亦相同。
(實施形態1) 本實施形態之半導體裝置係關於成像元件(固體成像元件)，特別關於藉由具有STI(Shallow Trench Isolation(淺槽隔離))構造之元件分離區域包圍構成像素之光二極體的成像元件。該成像元件係CMOS(Complementary Metal Oxide Semiconductor(互補金屬氧化物半導體))影像感測器。
在本實施形態中，藉由將B(硼)導入埋入元件分離區域之溝(元件分離溝)的側面及底面，防止像素特性因電子及Fe(鐵)擴散至光二極體而降低時，藉由APM去除形成在該溝之側面及底面的氧化膜。雖然在此像素之一例係假設在CMOS影像感測器中作為像素實現電路使用之4個電晶體型像素來進行說明，但不限於此。
＜關於半導體裝置之製造方法＞ 以下，使用圖1至圖23說明本實施形態之半導體裝置的製造方法。圖1、圖2及圖4至圖23係說明本實施形態之半導體裝置製造步驟的截面圖。圖3係本實施形態之半導體裝置製造步驟使用之電漿摻雜裝置的截面圖。
在圖1至圖23中，在圖之左側顯示像素區域1A的截面，在圖之右側顯示邏輯電路區域1B的截面。像素區域1A及邏輯電路區域1B係在同一半導體基板上，沿著該半導體基板主面之方向相鄰的區域。像素區域1A係形成光二極體及其周邊元件之區域，且邏輯電路區域1B係形成構成類比數位轉換用之電路等的MOSFET(Metal Oxide Semiconductor Field Effect Transistor(金屬氧化物半導體場效電晶體)、MOS型場效電晶體)的區域。雖然在此說明在邏輯電路區域1B中形成N型MOSFET之步驟，但在邏輯電路區域1B之未圖示的其他區域中亦形成P型MOSFET。即，在邏輯電路區域1B中形成CMOS。
首先，如圖1所示地，準備半導體基板SB。半導體基板SB由例如P型單晶矽(Si)形成。接著，在半導體基板SB上，使用例如熱氧化法等形成由氧化矽膜形成之絕緣膜IF1。然後，使用例如CVD(Chemical Vapor Deposition(化學蒸氣沈積))法，在絕緣膜IF1上形成由例如氮化矽膜形成之絕緣膜IF2。藉此，半導體基板SB之主面被由絕緣膜IF1、IF2形成之積層膜覆蓋。
接著，如圖2所示地，使用光刻技術及蝕刻法分別去除像素區域1A及邏輯電路區域1B之一部份的上述積層膜。藉此，半導體基板SB之主面的一部份由絕緣膜IF1、IF2露出。在此，殘留在後來之步驟中形成光二極體之區域及在後來之步驟中形成MOSFET之區域等作用區域中的半導體基板SB上的絕緣膜IF1、IF2，並去除其他區域(場區域)之絕緣膜IF1、IF2。
接著，使用絕緣膜IF1、IF2作為遮罩，使用乾式蝕刻法在半導體基板SB之上面形成溝D1、D2。即，使用絕緣膜IF1、IF2作為遮罩圖案，藉由異向性蝕刻形成溝D1、D2。溝D1形成在像素區域1A中，且溝D2形成在邏輯電路區域1B中。溝D1係以在平面圖中包圍在後來之步驟中形成光二極體之區域的方式環狀地形成。溝D1、D2都具有相同之形成深度，且溝D1、D2之底面分別到達半導體基板SB之中途深度。然後，使用氫氟酸(HF)進行沖洗，藉此去除蝕刻殘渣等之附著物。
形成溝D1、D2之上述乾式蝕刻係異向性蝕刻，且藉由進行該蝕刻，分別在溝D1、D2之內側露出的半導體基板SB表面受到破壞。此外，藉由進行該蝕刻，將Fe(鐵)分別導入溝D1、D2之內側露出的半導體基板SB表面。雖然該鐵不意圖分別導入溝D1、D2之側面及底面，但在使用乾式蝕刻法形成溝D1、D2時，與鎳(Ni)及鉻(Cr)等一起導入露出之半導體基板SB表面。即，分別在溝D1、D2之側面及底面產生Fe污染。
接著，藉由光阻膜PR1覆蓋邏輯電路區域1B後，使用圖3所示之電漿摻雜裝置，如圖4所示地，藉由電漿摻雜法將B(硼)導入由絕緣膜IF1、IF2露出之半導體基板SB表面，即溝D1之側面及底面。即，藉由光阻膜PR1覆蓋邏輯電路區域1B，且在使像素區域1A由光阻膜PR1露出之狀態下，進行電漿摻雜。在此，因為邏輯電路區域1B之半導體基板SB被光阻膜PR1覆蓋，所以硼未導入溝D2之側面及底面。
在此，在藉由光阻膜PR1覆蓋邏輯電路區域1B之半導體基板SB的狀態下進行電漿摻雜，且在溝D2之側面及底面未導入硼的原因是要防止在邏輯電路區域1B後形成之電晶體特性變動。即，硼導入形成在邏輯電路區域1B中之電晶體的活性區域端部，即，例如源極、汲極區域之端部或通道區域之端部時，該電晶體之臨界電壓變動，恐有包含該電晶體之電路不正常地動作之虞。因此，在此在邏輯電路區域1B之溝D2的側面及底面未導入硼。
如圖3所示地，電漿摻雜裝置PDD具有：構成腔室之容器CS、配置在容器CS內之晶圓台(載置台)WS、在容器CS內配置於晶圓台WS上方的頂板TP、配置在頂板TP上之平面天線PA、及配置在平面天線PA上之波導管WD。波導管WD連接於微波產生器(未圖示)。在晶圓台WS與頂板TP間之高度中的容器CS側面設置用以將電漿穩定化氣體及摻雜氣體導入容器CS內之氣體供給部GS。容器CS內之氣體可藉由泵(未圖示)排出，因此容器CS內可成為真空狀態。
在此，使用電漿摻雜法，該電漿摻雜法對作為被處理體之半導體基板(半導體晶圓)SB的表面，使用電漿摻雜摻雜氣體中包含之不純物元素(硼)。具體而言，首先，載置半導體基板SB使其連接於晶圓台WS上面。容器CS內之壓力係50至150毫托耳，最好是50毫托耳。雖然可施加偏壓用之高頻電力(RF：RadioFrequency(射頻))至晶圓台WS，但在本實施形態中未進行RF偏壓。即，對晶圓台WS之RF偏壓為0W。
然後，將B2 H6 (二硼烷)與氦(He)之混合氣體由氣體供給部GS供給至容器CS內作為摻雜氣體，並將輸出3kW之微波由上述微波產生器透過波導管WD供給至平面天線PA。藉此，在容器CS內之上部，即頂板TP下之區域產生電漿PL並進行使用電漿之摻雜。藉此，將摻雜氣體中之不純物元素(硼)導入半導體基板SB之表面。此外，雖然在此說明使用B2 H6 (二硼烷)氣體作為摻雜氣體，但亦可使用BF3 氣體作為其他摻雜氣體。
藉由上述電漿摻雜，如圖4所示地，將B(硼)導入由絕緣膜IF1、IF2露出之半導體基板SB的表面，即溝D1之側面及底面，並形成包含硼之半導體層BL。上述摻雜氣體及半導體層BL包含之B(硼)包含硼之同位素的10 B及11 B。半導體層BL之硼摻雜量係5´1013 至2´1014 cm-2 ，且半導體層BL之厚度係例如1至2nm。半導體層BL未形成在被光阻膜PR1覆蓋之邏輯電路區域1B及被絕緣膜IF1、IF2覆蓋之半導體基板SB表面。
對上述電漿摻雜中使用之電漿摻雜裝置PDD的晶圓台WS的RF偏壓為0W的原因是不使電漿中之B(硼)離子(自由基)積極地摻入半導體基板SB之表面。藉此，防止因電漿摻雜而在半導體基板SB之表面，即溝D1之側面及底面產生破壞。此外，因為RF偏壓為0W，所以半導體層BL之厚度比較小。藉由如此抑制形成在溝D1之側面的半導體層BL厚度，可防止形成在被溝D1包圍之區域的光二極體的受光面積減少。
此外，上述電漿摻雜中容器CS內之壓力為50至150毫托耳的原因是要防止因容器CS內之壓力過大而在半導體基板SB之表面，即溝D1之側面及底面產生破壞。因此，容器CS內之壓力宜為大約50毫托耳之低值。
接著，如圖5所示地，藉由進行灰化(灰化處理)，去除光阻膜PR1。即，在灰化裝置(灰化室)內設置半導體基板SB，接著，供給O2 (氧)至灰化裝置內。接著，藉由高頻使灰化裝置內之氧電漿化。即，產生O2 電漿。使該O2 電漿與由有機物形成之光阻膜PR1反應，藉此燃燒且灰化光阻膜PR1。灰化之光阻膜PR1最後變成CO2 (二氧化碳)或H2 (水)而排出至灰化裝置外。藉此，去除覆蓋邏輯電路區域1B之半導體基板SB主面的光阻膜PR1，使半導體基板SB主面露出。
即，在此進行灰化以去除光阻膜PR1。此外，在O3 (臭氧)氣體之環境中進行光激發灰化。藉此可去除光阻膜PR1。光激發灰化係將臭氧氣體等之反應性氣體導入處理室內，接著照射紫外線等之光，一面促進反應性氣體與光阻之化學反應一面灰化去除基板上之光阻的方法。
在該步驟中，在使用圖3及圖4說明之電漿摻雜步驟中附著在像素區域1A之溝D1表面的硼在灰化裝置內與活性狀態之氧反應。藉此，氧化硼膜OX1形成在溝D1之表面上。換言之，形成覆蓋半導體層BL之側面及底面且由BX OY (氧化硼)形成的絕緣膜。氧化硼膜之膜厚係例如1至2nm。
接著，如圖6所示地，藉由進行APM(氨雙氧水)沖洗，去除氧化硼膜OX1，藉此使溝D1之表面露出。在此，使用APM(Ammonium hydrogen Peroxide Mixture(氨雙氧水混合物))進行沖洗。該沖洗係在例如40至75℃之溫度條件下進行，藉此完全地去除氧化硼膜OX1。在此，APM沖洗之溫度過高時，蝕刻半導體基板SB之表面，因此去除在使用圖3及圖4說明之步驟中導入硼而形成的半導體層BL。因此，為防止去除半導體層BL，該APM沖洗之溫度範圍為40至70℃較佳。
接著，進行HPM(鹽酸雙氧水)沖洗作為前沖洗。即，對半導體基板SB，使用HPM(Hydrochloric acid hydrogen Peroxide Mixture(鹽酸雙氧水混合物))進行沖洗。該HPM沖洗係在室溫下進行。在此藉由進行該HPM沖洗，可去除半導體基板SB表面之金屬污染。
此外，上述APM沖洗步驟與上述HPM沖洗步驟之間，可進行SPM沖洗。即，可使用SPM(Sulfuric acid hydrogen Peroxide Mixture(硫酸雙氧水混合物))，即硫酸(H2 SO4 )與雙氧水(H2 O2 )之混合液進行沖洗。該SPM沖洗係在例如120℃以下之溫度進行。在此藉由進行該SPM沖洗，可去除即使進行灰化步驟亦未乾淨地去除而殘留的光阻膜PR1。
接著，用900至1100℃之熱進行30秒鐘之RTA(rapid thermal annealing(快速熱退火))。藉由該熱處理，導入半導體層BL之硼擴散。在此用例如900℃之熱進行該熱處理。該熱處理之溫度為900至1100℃的原因是溫度過低時硼無法充分擴散，且溫度過高時產生過度之擴散，因此產生後來形成之光二極體的受光面積減少的問題。
藉由電漿摻雜及上述熱擴散，半導體層BL分別由溝D1之側面及底面的表面均一(一致)地形成一定深度。即，半導體層BL包含之硼用1´1017 cm-3 以上之濃度由半導體基板SB之表面導入20nm之範圍內。即，內部之硼藉由上述熱處理擴散之半導體層BL具有由半導體基板SB之表面算起20nm以上的厚度。內部之硼藉由上述熱處理擴散之半導體層BL的由半導體基板SB表面算起的形成深度係比鐵藉由使用圖2說明之乾式蝕刻步驟導入溝D1之側面及底面的區域深。因此，如後述地，藉由半導體層BL內之硼，可防止鐵擴散至形成光二極體之活性區域。
具有如上所述之硼濃度的半導體層BL以在平面圖中包圍在後來步驟中形成光二極體之區域(第一區域)的方式均一地形成。此外，圖示之2個溝D1間之區域，除了形成光二極體之區域以外，亦包含形成後來說明之傳送電晶體的區域。
接著，如圖7所示地，使用電漿CVD法或低壓熱CVD法，在半導體基板SB之主面全面上形成由氧化矽膜形成的絕緣膜IF3。絕緣膜IF3形成比較大之膜厚，且以分別完全地埋入溝D1、D2之方式形成。此外，絕緣膜IF3形成前，可分別使溝D1、D2之側面及底面氧化(內壁氧化)並形成薄氧化膜。
接著，如圖8所示地，使用CMP(Chemical Mechanical Polishing(化學機械拋光))研磨絕緣膜IF3之上面，藉此使絕緣膜IF2露出。然後，去除絕緣膜IF2。
接著，如圖9所示地，使用氫氟酸(HF)進行濕式蝕刻，藉此去除絕緣膜IF1及絕緣膜IF3之一部份。因此，半導體基板SB之主面的一部份露出。但是，溝D1、D2之內側仍分別被絕緣膜IF3(請參照圖8)填埋，因此溝D1、D2之側面及底面分別未露出。藉由分別殘留在溝D1、D2內側之絕緣膜IF3，形成元件分離區域EI。元件分離區域EI具有STI構造。此外，在本申請案中，由元件分離區域EI露出半導體基板SB之主面的區域有時稱為活性區域。
接著，如圖10所示地，使用光刻技術及離子植入法，將P型不純物(例如B(硼))打入半導體基板SB之主面，藉此形成P型之井WL。井WL係不純物濃度比較低之P- 型半導體區域。在此，井WL形成在分別在像素區域1A及邏輯電路區域1B中露出之半導體基板SB的主面中。井WL之形成深度比元件分離區域EI之形成深度深。
在本實施形態中，說明在邏輯電路區域1B中形成N型之MOSFET之情形，因此在此在邏輯電路區域1B中亦形成P型之井WL。相對於此，雖然未圖示，但在邏輯電路區域1B，即形成P型之MOSFET的區域中，藉由與形成井WL之上述離子植入步驟不同的另一離子植入步驟將N型不純物(例如P(磷)或As(砷))導入半導體基板SB而形成N型井。
接著，如圖11所示地，在像素區域1A之半導體基板SB上透過閘極絕緣膜GF形成閘極電極G1，且在邏輯電路區域1B之半導體基板SB上透過閘極絕緣膜GF形成閘極電極G2。即，在半導體基板SB上藉由例如熱氧化法形成氧化矽膜，且在該氧化矽膜上形成由例如多晶矽形成之導體膜後，使用光刻技術及蝕刻法加工該導體膜及該氧化矽膜。藉此，形成由該氧化矽膜形成之閘極絕緣膜GF及由該導體膜形成之閘極電極G1、G2。
在像素區域1A中，由閘極絕緣膜GF及閘極電極G1形成之積層膜在相鄰元件分離區域EI間露出之半導體基板SB的主面上，與元件分離區域EI分開地形成。同樣地，在邏輯電路區域1B中，由閘極絕緣膜GF及閘極電極G2形成之積層膜在相鄰元件分離區域EI間露出之半導體基板SB的主面上，與元件分離區域EI分開地形成。但是，在未圖示之區域中，閘極電極G1、G2之一部份分別形成在元件分離區域EI之上方。
接著，如圖12所示地，使用光刻技術及離子植入法，在像素區域1A之半導體基板SB的上面形成包含N- 型半導體區域N1及P+ 型半導體區域P1之光二極體PD。N- 型半導體區域N1之形成深度比P+ 型半導體區域P1及元件分離區域EI深，且形成深度比井WL淺。P+ 型半導體區域P1之形成深度比元件分離區域EI淺。光二極體PD係依據入射光之光量而產生信號電荷的光電轉換元件。
在此，在像素區域1A之半導體基板SB的主面中，藉由離子植入法打入N型不純物(例如P(磷)或Aa(砷))，藉此在形成受光部之區域形成N- 型半導體區域N1。接著，在像素區域1A之半導體基板SB的主面中，藉由離子植入法打入P型不純物(例如B(硼))，藉此在形成受光部之區域形成P+ 型半導體區域P1。即，N- 型半導體區域N1及P+ 型半導體區域P1藉由使用不同光阻膜作為遮罩之各別離子植入步驟形成。
藉此，在閘極電極G1與元件分離區域EI間之半導體基板SB的主面中，形成由N- 型半導體區域N1與P+ 型半導體區域P1之PN接合部構成的光二極體PD。閘極電極G1配置成在平面圖中元件分離區域EI之間，且形成光二極體PD的是閘極電極G1旁邊之其中一元件分離區域EI與閘極電極G1間的活性區域，且閘極電極G1旁邊之另一元件分離區域EI與閘極電極G1間的活性區域中未形成光二極體PD。
在此，上述離子植入法之打入係使用用光刻技術形成之光阻膜(未圖示)及閘極電極G1作為遮罩來進行。因此，不純物離子未植入邏輯電路區域1B。即，N- 型半導體區域N1及P+ 型半導體區域P1未形成在邏輯電路區域1B中。此外，雖然N- 型半導體區域N1與閘極電極G1相鄰地形成，但P+ 型半導體區域P1形成在N- 型半導體區域N1之上方與閘極電極G1分開的位置。即，N- 型半導體區域N1露出閘極電極G1與P+ 型半導體區域P1間之半導體基板SB的主面。
接著，如圖13所示地，藉由光阻膜PR2覆蓋像素區域1A後，以光阻膜PR2及閘極電極G2作為遮罩，在邏輯電路區域1B之半導體基板SB的主面中形成一對延伸區域EX。在此，使用例如離子植入法用比較低之濃度將N型不純物(例如P(磷)或砷(As))打入在邏輯電路區域1B中露出之半導體基板SB的主面，藉此以在平面圖中夾住閘極電極G2之方式形成一對N- 型半導體區域之延伸區域EX。
接著，如圖14所示地，去除光阻膜PR2後，依序形成覆蓋光二極體PD上面之蓋絕緣膜CI及覆蓋蓋絕緣膜CI、閘極電極G1、G2、元件分離區域EI及半導體基板SB之主面的絕緣膜IF4。
蓋絕緣膜CI係藉由使用例如CVD法形成覆蓋半導體基板SB之主面全面的氧化矽膜後，使用光刻技術及蝕刻法加工該氧化矽膜來形成。蓋絕緣膜CI係覆蓋光二極體PD之上面的膜，且未覆蓋其他活性區域。雖然在此說明使用CVD法形成蓋絕緣膜CI，但是亦可在光二極體PD之形成區域上殘留構成像素區域1A之閘極絕緣膜GF的絕緣膜，藉此使用光二極體PD上方之該絕緣膜作為蓋絕緣膜。
絕緣膜IF4由例如氮化矽膜形成，且蓋絕緣膜CI形成後，可使用例如CVD法形成。
接著，如圖15所示地，使用光刻技術及乾式蝕刻法加工絕緣膜IF4。在此，使用覆蓋光二極體PD、與該光二極體PD相鄰之閘極電極G1的一部份及元件分離區域EI之一部份的光阻膜(未圖示)以及閘極電極G1及G2作為遮罩來進行蝕刻。因此，在光二極體PD上方殘留遍布在配置成在平面圖中夾住光二極體PD之閘極電極G1及元件分離區域EI的各個上面間且由絕緣膜IF4形成的防止反射膜AR1。
此外，以連接於閘極電極G1之側面中，連接防止反射膜AR1之側面的相對側側面之方式，自匹配地形成由絕緣膜IF4形成之側壁SW。此外，以分別連接於閘極電極G2兩側之側面的方式，自匹配地形成由絕緣膜IF4形成之側壁SW。
接著，如圖16所示地，對半導體基板SB之主面，以閘極電極G1、G2、防止反射膜AR1及側壁SW作為遮罩，用比較高濃度打入N型不純物(例如P(磷)或砷(As))，藉此形成像素區域1A之浮動擴散電容部FD及邏輯電路區域1B之擴散層DF。浮動擴散電容部FD係N+ 型半導體區域，且在連接於閘極電極G1之其中一側面的側壁SW與元件分離區域EI間，形成在由防止反射膜AR1露出之半導體基板SB的主面中。此外，N+ 型半導體區域之擴散層DF係以在平面圖中夾住閘極電極G2及其兩側之側壁SW的方式，在半導體基板SB之主面中形成一對。
藉此，在邏輯電路區域1B中形成電晶體Q1，且該電晶體Q1係包含由擴散層DF及延伸區域EX形成之一對源極、汲極區域及閘極電極G2的MOSFET。此外，在像素區域1A中形成傳送電晶體TX，且該傳送電晶體TX係具有由N- 型半導體區域N1及浮動擴散電容部FD形成之一對源極、汲極區域及閘極電極G1的MOSFET。
邏輯電路區域1B之一對源極、汲極區域分別具有包含不純物濃度比較低之延伸區域EX及不純物濃度比較高之擴散層DF的LDD(Lightly Doped Drain(輕摻雜汲極))構造。浮動擴散電容部FD及擴散層DF具有比延伸區域EX深之形成深度。
在傳送電晶體TX中，N- 型半導體區域N1具有作為傳送電晶體TX之源極區域的機能，且浮動擴散電容部FD具有作為傳送電晶體TX之汲極區域的機能。此外，雖然在此未說明，但傳送電晶體TX之汲極區域除了浮動擴散電容部FD以外亦可包含不純物濃度比浮動擴散電容部FD低之延伸區域EX。
此外，藉由上述步驟，在未圖示之區域中形成後述之周邊電晶體的重設電晶體、放大電晶體及選擇電晶體。藉由以上之步驟，形成包含光二極體PD、傳送電晶體TX及其他周邊電晶體(未圖示)之像素PE(請參照圖24)。雖然未圖示，但在半導體基板SB上之像素陣列部中排列成矩陣狀地形成多數像素PE。即，在像素陣列部中排列成矩陣狀地形成多數光二極體PD及其周邊電晶體。
接著，如圖17所示地，使用例如CVD法，在半導體基板SB之主面全面上形成由氧化矽膜形成之絕緣膜IF5。
接著，如圖18所示地，使用光刻技術及乾式蝕刻法加工絕緣膜IF5。藉此，去除邏輯電路區域1B之絕緣膜IF5，且電晶體O1由絕緣膜IF5露出。此外，在像素區域1A中，浮動擴散電容部FD之上面由絕緣膜IF5露出。在此，閘極電極G1之上面仍被絕緣膜IF5覆蓋。此外，光二極體PD之上面被蓋絕緣膜CI、防止反射膜AR1及絕緣膜IF5覆蓋。絕緣膜IF5作為接著進行之金屬矽化物製程中的遮罩使用。
接著，如圖19所示地，藉由進行金屬矽化物製程，分別在浮動擴散電容部FD之上面、擴散層DF之上面及閘極電極G2之上面上形成矽化物層S1。此時，被絕緣膜IF5覆蓋之閘極電極G1的上面未形成矽化物層S1。在該金屬矽化物製程中，先使用濺鍍法在半導體基板SB之主面全面上形成包含例如Ni(鎳)等的金屬膜後，藉由加熱半導體基板SB使該金屬膜與半導體反應而形成矽化物層S1，然後去除未反應之該金屬膜。
接著，如圖20所示地，在半導體基板SB上形成層間絕緣膜CL。層間絕緣膜CL係在半導體基板SB之主面全面上使用例如CVD法形成氧化矽膜，接著使用CMP法等研磨該氧化矽膜之上面而形成。層間絕緣膜CL之膜厚比閘極電極G1、G2之上面的高度大。在此，雖然可在去除絕緣膜IF5後形成層間絕緣膜CL，但亦可藉由殘留絕緣膜IF5來形成層間絕緣膜CL，使絕緣膜IF5與層間絕緣膜CL一體化。
接著，如圖21所示地，使用光刻技術及乾式蝕刻法，形成貫穿層間絕緣膜CL之多數接觸孔後，形成埋入該等接觸孔之多數接觸栓塞CP。在此，以使閘極電極G1、G2、浮動擴散電容部FD及擴散層DF分別由層間絕緣膜CL露出之方式形成多數接觸孔。在接觸孔之底面露出矽化物層S1或閘極電極G1之上面。包含光二極體PD之受光部上方未形成接觸孔。在圖中顯示電性連接於浮動擴散電容部FD及擴散層DF之接觸栓塞CP，但未顯示分別在閘極電極G1、G2上之接觸栓塞CP。
接觸栓塞CP在包含多數接觸孔內之層間絕緣膜CL上形成主要包含W(鎢)之金屬膜後，藉由例如CMP法研磨去除層間絕緣膜CL上之該金屬膜，使層間絕緣膜CL之上面露出。藉此，形成由分別埋入多數接觸孔之該金屬膜形成的多數接觸栓塞CP。接觸栓塞CP係由積層膜構成，該積層膜包含例如覆蓋接觸孔內之側面及底面的氮化鈦膜及透過該氮化矽膜埋入該接觸孔內的鎢膜。
接著，如圖22所示地，積層第一配線層、第二配線層及第三配線層。第一配線層係由層間絕緣層IL1及配線M1形成，第二配線層係由層間絕緣層IL2及配線M2形成，且第三配線層係由層間絕緣層IL3及配線M3形成。下層配線之配線M1係藉由所謂單金屬鑲嵌法形成，且上層配線之配線M2、M3係藉由所謂雙金屬鑲嵌法形成。使用該等金屬鑲嵌法時，配線M1至M3係由例如Cu(銅)膜形成。不使用金屬鑲嵌法，而在形成配線後藉由層間絕緣膜埋入該配線旁邊時，由例如Al(鋁)膜形成配線M1至M3。
在此說明使用金屬鑲嵌法之情形。製得圖21所示之構造後，如圖22所示地，在層間絕緣膜CL上使用例如CVD法形成由例如氧化矽膜等形成之層間絕緣層IL1。然後，形成使用光刻技術及乾式蝕刻法加工層間絕緣層IL1，藉此形成貫穿層間絕緣層IL1之開口部，即露出層間絕緣膜CL之上面及接觸栓塞CP之上面的配線溝。接著，在包含配線溝內之層間絕緣層IL1上形成金屬膜，並藉由CMP法等去除層間絕緣層IL1上之多餘金屬膜，藉此形成由埋入配線溝之金屬膜形成的配線M1。
配線M1具有依序積層例如氮化鉭膜及銅膜之積層構造。配線溝內之側面及底面被氮化鉭膜覆蓋。配線M1在其底面連接於接觸栓塞CP之上面。
接著，在層間絕緣層IL1上及配線M1上形成通路(未圖示)、配線M2及層間絕緣層IL2。在此使用之雙金屬鑲嵌法係在形成例如層間絕緣層IL2並形成貫穿層間絕緣層IL2之通孔後，在通孔上方之層間絕緣層IL2的上面形成比該通孔淺的配線溝，然後藉由將金屬埋入通孔及配線溝內，同時地形成通孔內之通路及該通路上之配線溝內的配線M2。但是，亦可在形成配線溝後，設置由該配線溝之底面貫穿到層間絕緣層IL2之底面的通孔，然後，形成通路及配線M2。配線M1透過該通路電性連接於配線M2。
然後，與第二配線層同樣地，形成由層間絕緣層IL2上之層間絕緣層IL3、通路(未圖示)及配線M3形成的第三配線層。配線M3透過通路及配線M2電性連接於配線M1。接著，形成覆蓋第三配線層之上面的絕緣膜IF6。絕緣膜IF6係藉由例如CVD法形成，且由例如氧化矽膜形成。
雖然配線M1至M3形成在像素區域1A及邏輯電路區域1B中，但在像素區域1A中，配線M1至M3未配置在光二極體PD之上方。這是為了防止配線M1至M3遮住由光二極體PD上方射入之光。
接著，如圖23所示地，在像素區域1A之絕緣膜IF6上形成微透鏡ML。此外，可在層間絕緣層IL3與微透鏡ML間形成濾色器。微透鏡ML形成在光二極體PD之上方。微透鏡ML係將形成在絕緣膜IF6上之膜在平面圖中加工成圓形圖案後，例如藉由加熱該膜使該膜之表面圓化，藉此將該膜加工成透鏡狀而形成。
在後來之步驟中，藉由切割來切削半導體基板SB，即半導體晶圓之分劃線。藉此，將半導體晶圓單片化成為多數感測器晶片，並藉此形成由該感測器晶片形成之多數成像元件。藉此，完成包含該成像元件之本實施形態的半導體裝置。
此外，雖然在此說明使用電漿摻雜法將硼導入圖4所示之溝D1(請參照圖4)的表面，但形成半導體層BL之方法亦可不使用電漿摻雜法而是使用離子植入法。但是，相較於藉由離子植入法將硼植入溝D1之方法，若使用電漿摻雜法，可獲得防止在溝D1之表面產生破壞的效果及容易將硼均一地打入溝D1之側面及底面的效果。
＜關於半導體裝置之成像元件的構造、動作＞ 以下，使用圖24及圖25說明本實施形態之半導體裝置的成像元件構造、動作。圖24係顯示本實施形態之半導體裝置布置的平面圖。圖25係顯示本發明實施形態之半導體裝置的等效電路圖。本實施形態之半導體裝置的成像元件係由1個半導體晶片形成之CMOS影像感測器，且多數像素形成在成像元件之像素陣列部中。即，多數像素排列成行列狀地配置在像素陣列部中。在圖24中用虛線顯示被各閘極電極覆蓋處之活性區域的輪廓及硼植入區域之半導體層BL的輪廓。
如圖24所示地，1個像素PE具有光二極體PD及多數周邊電晶體，且光二極體PD之周圍被元件分離區域EI包圍。光二極體PD在平面中具有矩形之形狀。但是，形成光二極體PD之活性區域具有在平面圖中由該矩形形狀之一邊突出一部份的部分，且傳送電晶體TX形成在該突出部分之附近。
傳送電晶體TX具有形成在該突出部分中之浮動擴散電容部FD及形成在上述矩形形狀部分之構成光二極體PD的N- 型半導體區域作為源極、汲極區域，且具有在平面圖中形成在該源極、汲極區域間之閘極電極G1。在形成該源極、汲極區域及光二極體PD之活性區域的周緣部用均一不純物濃度環狀地形成導入硼之半導體層BL。即，半導體層BL形成在與元件分離區域EI相鄰之半導體基板的表面，即包含光二極體PD之活性區域的平面圖中的端部中，且以環繞該活性區域周圍一周之方式連續地形成。
此外，在1個像素PE內，接地區域GND1、周邊電晶體之重設電晶體RST、放大電晶體AMI及選擇電晶體SEL形成在與光二極體PD相鄰之區域中。在此，光二極體PD及傳送電晶體TX、重設電晶體RST、放大電晶體AMI及選擇電晶體SEL、及接地區域GND1形成在分別藉由元件分離區域EI區隔之分開活性區域中。放大電晶體AMI及選擇電晶體SEL形成在同一活性區域中，且在活性區域內共有雙方源極、汲極區域中之一源極、汲極區域。雖然周邊電晶體形成在像素區域內，但包含硼之半導體層BL未形成在形成各周邊電晶體之活性區域中。
接著，在圖25中顯示1個像素之電路。多數像素分別具有圖25所示之電路。如圖25所示地，像素具有：進行光電轉換之光二極體PD；及傳送在光二極體PD產生之電荷的傳送電晶體TX。此外，像素具有：積蓄由傳送電晶體TX傳送之電荷的浮動擴散電容部FD；及放大浮動擴散電容部FD之電位的放大電晶體AMI。像素更具有：選擇是否將在放大電晶體AMI放大之電位輸出至連接於讀出電路(未圖示)之輸出線OL的選擇電晶體SEL；及將光二極體PD之陰極及浮動擴散電容部FD之電位初始化至預定電位的重設電晶體RST。
傳送電晶體TX、重設電晶體RST、放大電晶體AMI及選擇電晶體SEL分別為例如N型之MOSFET。
負側電源電位之接地電位GND施加至光二極體PD之陽極，且光二極體PD之陰極連接於傳送電晶體TX之源極。浮動擴散電容部FD連接於傳送電晶體TX之汲極、重設電晶體RST之源極及放大電晶體AMI之閘極。正側電源電位VCC施加至重設電晶體RST之汲極及放大電晶體AMI之汲極。放大電晶體AMI之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於輸出線OL。
接著說明像素之動作。首先，施加預定電位至傳送電晶體TX及重設電晶體RST之閘極電極，且傳送電晶體TX及重設電晶體RST一起成為導通狀態。如此，殘存於光二極體PD中之電荷及積蓄於浮動擴散電容部FD中之電荷流向正側電源電位VCC，使光二極體PD及浮動擴散電容部FD之電荷初期化。然後，重設電晶體RST成為斷路狀態。
接著，將入射光照射在光二極體PD之PN接面，並藉由光二極體PD產生光電轉換。結果，在光二極體PD產生電荷。該電荷藉由傳送電晶體TX全部傳送至浮動擴散電容部FD。浮動擴散電容部FD積蓄傳送之電荷。藉此，浮動擴散電容部FD之電位變化。
接著，選擇電晶體SEL成為導通狀態時，變化後之浮動擴散電容部FD的電位藉由放大電晶體AMI放大，然後，輸出至輸出線OL。接著，讀出電路讀出輸出線OL之電位。如此，可由形成於像素陣列部之多數像素分別讀出電荷資訊，並獲得藉由成像元件成像之影像。
＜關於本實施形態之效果＞ 以下，使用圖35所示之比較例說明本實施形態半導體裝置之效果。圖35係說明比較例之半導體裝置製造步驟的截面圖。此外，在圖35中與圖16同樣地顯示像素區域1A及邏輯電路區域1B。
在成像元件中，為使搭載在半導體晶片中之邏輯電路區域的CMOS高速化，藉由STI法形成區隔MOSFET及光二極體之元件分離區域。相較於藉由LOCOS(Local Oxidization of Silicon(局部氧化矽))形成之元件分離區域，藉由STI法形成之元件分離區域的半導體基板與元件分離區域之邊界中的破壞大，因此有在該邊界容易產生電子之問題。
即，將絕緣膜埋入形成在半導體基板中之溝內而形成時，藉由乾式蝕刻法形成該溝時，因乾式蝕刻在溝之側面及底面產生破壞。在如此形成之溝內埋入絕緣膜而在STI構造之元件分離區域與半導體基板之界面因上述破壞產生電子。該電子擴散至光二極體PD中時，在像素中產生暗時白斑缺陷(暗時白點缺陷)，因此像素特性降低。
即，藉由上述電子擴散至光二極體PD內，在光二極體PD內累積比在上述光電轉換時產生之電子多的電子，因此在像素中讀出之電荷變大。此時，由成像元件讀出之影像資訊中，產生上述電子擴散之該像素的影像變白。即，因為即使在未照射光之像素中亦產生電子，所以無法取得正確之像素資訊。如此無法正常讀出影像資訊在此稱為暗時白斑缺陷(暗時白點缺陷)。
此外，在用以形成埋入元件分離區域之溝的乾式蝕刻步驟中，在該溝之側面及底面混入Fe(鐵)。該鐵擴散至光二極體PD內亦成為暗時白斑缺陷的原因。
相對於此，藉由將B(硼)導入元件分離區域與半導體基板之邊界附近的半導體基板內，可防止上述問題發生。將硼導入邊界附近之半導體基板內時，在該邊界部分產生之電子無法越過導入硼之半導體層的電位障壁，因此可防止電子擴散至光二極體內。此外，因為導入硼之半導體層內的電洞消除電子，所以可防止電子擴散至光二極體內。另外，因為硼藉由吸氣捕獲半導體基板內之鐵，所以可防止鐵擴散至光二極體內。因此，藉由導入上述硼，可防止電子及鐵之擴散，藉此防止像素特性之降低。
在此，在本實施形態中，藉由使用圖3及圖4說明之步驟，將硼導入溝D1之表面，藉此形成包含硼之半導體層BL。但是，為防止硼導入邏輯電路區域1B之半導體基板SB的表面，形成半導體層BL後藉由灰化法去除作為遮罩使用之光阻膜PR1時，如使用圖5說明地，氧與半導體層BL內之硼反應，藉此以覆蓋溝D1之表面之方式形成由氧化硼形成的氧化膜。
圖35中顯示形成未去除該氧化膜而仍殘留之光二極體PD、傳送電晶體TX及電晶體Q1的構造作為比較例。即，如圖35所示地，溝D1之側面及底面被藉由灰化法去除光阻膜PR1時形成的氧化硼膜OX3覆蓋，且溝D1內透過氧化硼膜OX3形成元件分離區域EI。氧化硼膜OX3係在如上所述地進行將硼導入溝D1之表面的步驟時，附著在D1之表面的硼在進行去除光阻膜PR1(請參照圖4)時之灰化步驟中與氧反應形成的膜。
為使藉由電漿摻雜法等導入溝D1表面之硼擴散，在形成由BX OY 形成之氧化硼膜OX3後，在形成元件分離區域EI前進行大約900℃之熱處理(驅入退火)時，構成氧化硼膜OX3之氧擴散至半導體基板SB內。藉此溶入半導體基板SB內之固溶氧(O)在構成半導體基板SB之矽結晶中成為結晶缺陷或析出缺陷。析出缺陷係指在半導體基板SB內形成氧化矽膜。搭載於如此溶入固溶氧或產生上述各缺陷之半導體基板SB中的成像元件產生像素特性(成像特性)降低之問題。
此外，考慮在去除光阻膜PR1之過程中，在70℃以下之溫度條件下進行SPM沖洗，或在室溫下進行HPM沖洗。但是，即使在如此條件下進行SPM沖洗或HPM沖洗，亦無法充分地去除氧化硼膜OX3。
相對於此，在本實施形態中，如圖4所示地，將硼導入溝D1之表面而形成半導體層BL，且如圖6所示地，藉由進行APM沖洗去除後來藉由灰化法去除光阻膜PR1時形成之氧化硼膜OX1(請參照圖5)。因此，即使為後來使半導體層BL內之硼擴散而進行大約900℃之熱處理，亦可防止氧由溝D1之表面溶入半導體基板SB內，藉此可防止產生結晶缺陷及析出缺陷。因此，可提高半導體裝置之可靠性。
此外，相較於SPM沖洗，APM沖洗係容易切削矽之沖洗法。在例如比75℃高之高溫下進行APM沖洗時，切削溝D1之表面，恐有去除形成在溝D1表面之半導體層BL之虞。此時，產生無法獲得藉由將硼導入溝D1之表面，防止電子或鐵擴散至光二極體中之效果的問題。
因此，在本實施形態中，抑制APM沖洗之溫度。具體而言，使APM沖洗時之半導體基板SB的溫度為40至75℃以下。此外，由防止切削溝D1之表面的觀點來看，APM沖洗時之半導體基板SB的溫度為40至70℃以下較佳。
由以上可知，在本實施形態中，藉由將硼導入與圖23所示之元件分離區域EI相鄰的半導體基板SB表面，可防止因光二極體PD之受光面積縮小而降低像素特性，且可防止因電子及鐵之擴散而產生暗時白斑缺陷。此外，在本實施形態中，可防止因藉由灰化法去除光阻膜PR1(請參照圖4)產生硼由氧化硼膜OX1(請參照圖5)溶入半導體基板SB內的情形，藉此可防止結晶缺陷及析出缺陷。因此，可提高半導體裝置之可靠性。
此外，因為在本實施形態中使用電漿摻雜將硼導入半導體基板SB，所以可將硼均一地導入由絕緣膜IF1、IF2(請參照圖4)露出之半導體基板SB的表面。因此，可防止如該比較例地將硼不均一地導入溝D1之側面及底面且電子及鐵由硼植入量特別低處擴散至光二極體內。
此外，在本實施形態中，如圖24所示地，在形成光二極體PD之活性區域的周緣部，用均一之濃度環狀地形成導入硼之半導體層BL，因此可防止電子及鐵由該活性區域周緣部中之任一位置擴散至光二極體PD內。因此，可防止在像素中產生暗時白斑缺陷，故可提高包含成像元件之半導體裝置的可靠性。
＜變形例＞ 本變形例之結構亦可適用於由半導體基板之背面側對光二極體照射光的背面照射型成像元件。
以下，使用圖26及圖27說明在背面照射型成像元件中，藉由電漿摻雜將硼導入與元件分離區域相鄰之半導體基板。但是，因為藉由與上述步驟同樣之步驟進行到形成多數配線層之步驟，所以省略到該配線層形成之具體製造方法的說明。圖26及圖27係說明本變形例之半導體裝置的製造步驟。圖26及圖27顯示像素區域1A之截面，且雖然未顯示邏輯電路區域1B(請參照圖22)，但本變形例之半導體裝置具有邏輯電路區域1B，且藉由進行使用圖1至圖22說明之步驟在邏輯電路區域1B中形成例如電晶體。
首先，藉由進行使用圖1至圖22說明之步驟，在半導體基板上形成層間絕緣膜、光二極體、傳送電晶體、放大電晶體、選擇電晶體、重設電晶體、邏輯電路區域之電晶體及多數配線層。在此，如使用圖3及圖4說明地，藉由電漿摻雜步驟將硼導入與層間絕緣膜相鄰之半導體基板的表面。但是，在此未形成絕緣膜IF6(請參照圖23)。
接著，如圖26所示地，使半導體基板SB上下相反。但是，以下，與圖1、圖2及圖4至圖22同樣地進行上下方向及半導體基板SB之表面和背面等的說明。因此，以圖26及圖27中之半導體基板SB的下側為半導體基板SB的主面(上面)側來說明，且以半導體基板SB的上側為半導體基板SB的背面(下面)側來說明。即，例如，在圖26及圖27中，層間絕緣層IL1之下面連接於層間絕緣膜CL之上面，且層間絕緣層IL1之上面連接於層間絕緣層IL2之下面。
接著，使層間絕緣層IL3之上面及配線M3之上面透過接著用之絕緣膜IF7黏貼在支持基板CW之下面。支持基板CW係與半導體基板SB分開準備之矽基板。絕緣膜IF7由氧化矽膜形成，且該氧化矽膜係在上述黏貼步驟前以覆蓋支持基板CW之背面的方式形成。
接著，藉由研磨半導體基板SB之背面，使半導體基板SB薄膜化。在此，進行研磨到由半導體基板SB之主面到背面的膜厚為大約2至5µm。
接著，如圖27所示地，以覆蓋半導體基板SB之背面的方式形成防止反射膜AR2。防止反射膜AR2由例如氮化矽膜形成，且藉由例如CVD法形成。接著，在光二極體PD之下方，形成覆蓋防止反射膜AR2之下面的微透鏡ML。即，微透鏡ML係透過防止反射膜AR2形成在半導體基板SB之背面。
在後來之步驟中，藉由切割來切削半導體基板SB，即半導體晶圓之分劃線。藉此，將半導體晶圓單片化成為多數感測器晶片，並藉此形成由該感測器晶片形成之背面照射型的成像元件。藉此，完成包含該成像元件之本變形例的半導體裝置。本變形例之半導體裝置可獲得與使用圖1至圖23說明之半導體裝置之製造方法同樣的效果。
(實施形態2) 雖然在前述實施形態1中，說明藉由APM沖洗去除在將硼導入元件分離溝之表面後藉由灰化步驟形成的氧化硼膜，但亦可不進行灰化步驟而藉由在高溫下進行SPM沖洗取代APM沖洗來去除氧化硼膜。
在本實施形態中，首先，藉由進行與使用圖1至圖4說明之步驟同樣的步驟，在溝D1之表面形成半導體層BL。
接著，如圖28所示地，將半導體基板SB搬送至電漿摻雜裝置外。此時，半導體基板SB暴露於大氣(包含氧之環境、氧環境)中。在此，藉由大氣中之O2 (氧)與在電漿摻雜步驟中附著在像素區域1A之溝D1表面上的硼反應，在溝D1表面形成氧化硼膜OX1。即，本實施形態之氧化硼膜OX1係自然氧化膜。
接著，在160至230℃之溫度條件下進行SPM沖洗，藉此去除光阻膜PR1(請參照圖4)及氧化硼膜OX1。藉此，獲得圖6所示之構造。此外，為去除異物，亦可在該SPM沖洗後在室溫下進行APM沖洗。
即，在本實施形態中不進行用以去除光阻膜PR1之灰化，而是藉由高溫之SPM沖洗來去除光阻膜PR1。即使不進行灰化，在使用圖3及圖4說明之半導體層BL的形成步驟後半導體基板SB暴露於大氣時，亦如上所述地形成氧化硼膜OX1作為自然氧化膜。
雖然SPM沖洗係即使在例如大約70℃之溫度條下進行亦無法充分去除氧化硼膜OX1之沖洗方法，但在此因為在160至230℃之高溫條件下進行SPM沖洗，所以可去除氧化硼膜OX1。
然後，藉由進行HPM沖洗，去除半導體基板SB表面之金屬污染。接著，例如在900℃下進行例如30秒鐘之熱處理(驅入退火)，藉此使半導體層BL內之硼擴散至半導體基板SB內。後來之步驟係與使用圖7至圖23說明之步驟同樣地進行，藉此完成本實施形態之半導體裝置。
在本實施形態中，進行高溫之SPM沖洗，藉此可去除氧化硼膜OX1，因此可獲得與前述實施形態1同樣之效果。
(實施形態3) 前述實施形態1亦可適用於形成比元件分離區域深之元件分離構造的DTI(Deep Trench Isolation(深槽隔離))之情形。以下使用圖29至圖34說明本實施形態之半導體裝置製造步驟。圖29至圖34係說明本實施形態之半導體裝置製造步驟的截面圖。
在本實施形態中，首先進行與使用圖1至圖20說明之步驟同樣的步驟。
接著，如圖29所示地，使用光刻技術及乾式蝕刻法，在像素區域1A中形成溝DT，該溝DT之深度係由層間絕緣膜CL之上面到達半導體基板SB之中途深度。即，在此，在元件分離區域EI下方之半導體基板SB的主面中形成溝DT。溝DT貫穿層間絕緣膜CL、元件分離區域EI及半導體層BL。此時，亦可在邏輯電路區域1B中形成溝DT。
接著，如圖30所地，與使用圖3及圖4說明之步驟同樣地藉由光阻膜PR3覆蓋邏輯電路區域1B，然後藉由使用電漿摻雜法，將B(硼)導入在溝DT內露出之半導體基板SB的表面，藉此形成半導體層BLA。在此，為防止硼導入例如形成溝DT(未圖示)處之半導體基板SB，在邏輯電路區域1B中形成光阻膜PR3。半導體層BLA係硼導入半導體基板SB之半導體區域。半導體層BLA之厚度係例如1至2nm。
接著，如圖31所示地，進行灰化(灰化處理)去除光阻膜PR3。此時，在灰化步驟中使用之O2 電漿與附著在溝DT表面之硼粒子等反應，形成覆蓋在溝DT內露出之半導體基板SB表面的氧化硼膜OX2。氧化硼膜OX2由BX OY 形成且具有例如例如1至2nm之厚度。
接著，如圖32所示地，進行與使用圖6說明之步驟同樣的步驟。即，藉由在例如40至75℃之溫度條件下進行APM沖洗，去除氧化硼膜OX2，藉此使溝DT內之半導體基板SB的表面露出。然後，藉由在室溫下進行HPM沖洗，去除金屬污染。亦可在該APM沖洗步驟與該HPM沖洗步驟之間，在120℃以下進行SPM沖洗，藉此去除光阻膜PR3(請參照圖30)之殘留物。接著，藉由進行例如30秒鐘例如900℃之熱處理，使半導體層BLA內之硼擴散至半導體基板SB內。
接著，如圖33所示地，在層間絕緣膜CL上藉由CVD法堆積黏性高且埋入性低之絕緣膜(例如氧化矽膜)，藉此堵塞溝DT之上部並形成覆蓋層間絕緣膜CL上面之層間絕緣膜CLA。即，在半導體基板SB之主面上形成覆蓋溝DT之層間絕緣膜CLA。藉此，溝DT之上部被層間絕緣膜CLA填塞，因此在溝DT內形成空隙。因為該空隙係絕緣性高之區域，所以藉由形成該空隙，可電性分離相鄰元件。此外，溝DT內亦可形成層間絕緣膜CLA之一部份。另外，亦可用層間絕緣膜CLA填充溝DT內之全體而未形成該空隙。
接著，如圖34所示地，進行與使用圖21至圖23說明之步驟同樣的步驟，藉此完成本實施形態之半導體裝置。此外，進行使用圖21說明之步驟時形成接觸栓塞CP，且該接觸栓塞CP貫穿由層間絕緣膜CL及CLA形成之積層膜。
在本實施形態中，為提高元件分離之效果，形成由比元件分離區域EI深之溝DT構成的DTI。DTI由溝DT及溝DT內之空隙構成。在此，在溝DT之表面，即在元件分離區域EI下方在溝DT內露出之半導體基板SB表面形成導入硼之半導體層BLA。藉此，可防止像素特性因氧或鐵由該表面擴散至光二極體PD而降低。
此外，在使用圖31說明之步驟中，藉由灰化去除光阻膜PR3(請參照圖30)，藉此形成覆蓋溝DT之底部表面的氧化硼膜OX2。相對於此，在本發明之實施形態中，藉由使用圖32說明之步驟進行APM沖洗，藉此去除氧化硼膜OX2。因此，去除光阻膜PR3後使半導體層BLA內之硼擴散至半導體基板SB內，故即使進行例如900℃之熱處理，氧亦未由氧化硼膜OX2溶入半導體基板SB內。因此，可防止像素特性因該氧溶入而降低。因此，可提高半導體裝置之可靠性。
以上，雖然依據實施形態具體地說明由本發明人作成之發明，但本發明不限於前述實施形態，且在不脫離其要旨之範圍內當然可有各種變更。
例如，亦可在形成DTI之前述實施形態3中，如前述實施形態2地，不進行灰化而藉由SPM沖洗來去除光阻膜，並進一步藉由該SPM沖洗去除氧化硼膜OX2(請參照圖31)。此外，前述實施形態2或前述實施形態3中記載之半導體裝置亦可如前述實施形態1之變形例地為背面型之成像元件。
此外，雖然在前述實施形態3中說明藉由進行APM沖洗去除氧化硼膜OX2(請參照圖31)，但亦可與前述實施形態2同樣地，在去除光阻膜PR3前使半導體基板SB暴露於大氣中而形成氧化硼膜OX2，然後不藉由APM沖洗而是藉由160℃以上之SPM沖洗去除氧化硼膜OX2及光阻膜PR3。
1A‧‧‧像素區域
1B‧‧‧邏輯電路區域
AMI‧‧‧放大電晶體
AR1‧‧‧防止反射膜
AR2‧‧‧防止反射膜
BL‧‧‧半導體層
BLA‧‧‧半導體層
CI‧‧‧蓋絕緣膜
CL‧‧‧層間絕緣膜
CLA‧‧‧層間絕緣膜
CP‧‧‧接觸栓塞
CS‧‧‧容器
CW‧‧‧支持基板
DF‧‧‧擴散層
DT‧‧‧溝
D1‧‧‧溝
D2‧‧‧溝
EI‧‧‧元件分離區域
EX‧‧‧延伸區域
FD‧‧‧浮動擴散電容部
GF‧‧‧閘極絕緣膜
GND‧‧‧接地電位
GND1‧‧‧接地區域
GS‧‧‧氣體供給部
G1‧‧‧閘極電極
G2‧‧‧閘極電極
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IF3‧‧‧絕緣膜
IF4‧‧‧絕緣膜
IF5‧‧‧絕緣膜
IF6‧‧‧絕緣膜
IF7‧‧‧絕緣膜
IL1‧‧‧層間絕緣層
IL2‧‧‧層間絕緣層
IL3‧‧‧層間絕緣層
ML‧‧‧微透鏡
M1‧‧‧配線
M2‧‧‧配線
M3‧‧‧配線
N1‧‧‧N-型半導體區域
OL‧‧‧輸出線
OX1‧‧‧氧化硼膜
OX2‧‧‧氧化硼膜
OX3‧‧‧氧化硼膜
O1‧‧‧電晶體
PA‧‧‧平面天線
PD‧‧‧光二極體
PDD‧‧‧電漿摻雜裝置
PL‧‧‧電漿
PR1‧‧‧光阻膜
PR2‧‧‧光阻膜
PR3‧‧‧光阻膜
P1‧‧‧P+型半導體區域
Q1‧‧‧電晶體
RST‧‧‧重設電晶體
SB‧‧‧半導體基板
SEL‧‧‧選擇電晶體
SW‧‧‧側壁
S1‧‧‧矽化物層
TP‧‧‧頂板
TX‧‧‧傳送電晶體
VCC‧‧‧正側電源電位
WD‧‧‧波導管
WL‧‧‧井
WS‧‧‧晶圓台(載置台)
圖1係說明本發明實施形態1之半導體裝置製造步驟的截面圖。 圖2係接續圖1之半導體裝置製造步驟中的截面圖。 圖3係本發明實施形態1之半導體裝置製造步驟使用的電漿摻雜裝置的截面圖。 圖4係接續圖2之半導體裝置製造步驟中的截面圖。 圖5係接續圖4之半導體裝置製造步驟中的截面圖。 圖6係接續圖5之半導體裝置製造步驟中的截面圖。 圖7係接續圖6之半導體裝置製造步驟中的截面圖。 圖8係接續圖7之半導體裝置製造步驟中的截面圖。 圖9係接續圖8之半導體裝置製造步驟中的截面圖。 圖10係接續圖9之半導體裝置製造步驟中的截面圖。 圖11係接續圖10之半導體裝置製造步驟中的截面圖。 圖12係接續圖11之半導體裝置製造步驟中的截面圖。 圖13係接續圖12之半導體裝置製造步驟中的截面圖。 圖14係接續圖13之半導體裝置製造步驟中的截面圖。 圖15係接續圖14之半導體裝置製造步驟中的截面圖。 圖16係接續圖15之半導體裝置製造步驟中的截面圖。 圖17係接續圖16之半導體裝置製造步驟中的截面圖。 圖18係接續圖17之半導體裝置製造步驟中的截面圖。 圖19係接續圖18之半導體裝置製造步驟中的截面圖。 圖20係接續圖19之半導體裝置製造步驟中的截面圖。 圖21係接續圖20之半導體裝置製造步驟中的截面圖。 圖22係接續圖21之半導體裝置製造步驟中的截面圖。 圖23係接續圖22之半導體裝置製造步驟中的截面圖。 圖24係顯示本發明實施形態1之半導體裝置布置的平面圖。 圖25係顯示本發明實施形態1之半導體裝置的等效電路圖。 圖26係說明本發明實施形態1之變形例的半導體裝置製造步驟的截面圖。 圖27係接續圖26之半導體裝置製造步驟中的截面圖。 圖28係說明本發明實施形態2之半導體裝置製造步驟的截面圖。 圖29係說明本發明實施形態3之半導體裝置製造步驟的截面圖。 圖30係接續圖29之半導體裝置製造步驟中的截面圖。 圖31係接續圖30之半導體裝置製造步驟中的截面圖。 圖32係接續圖31之半導體裝置製造步驟中的截面圖。 圖33係接續圖32之半導體裝置製造步驟中的截面圖。 圖34係接續圖33之半導體裝置製造步驟中的截面圖。 圖35係說明比較例之半導體裝置製造步驟的截面圖。

Claims (11)

  1. 一種半導體裝置之製造方法，該半導體裝置包含成像元件，該成像元件具有依據入射光之光量而產生信號電荷的光電轉換元件，該半導體裝置之製造方法具有以下步驟： (a)準備半導體基板； (b)在該半導體基板之主面形成第一溝，該第一溝包圍該半導體基板之該主面的第一區域； (c)藉由第一光阻膜覆蓋該半導體基板之該主面的第二區域，接著使用該第一光阻膜作為遮罩將硼導入該第一溝之表面，藉此在該第一溝之該表面形成包含硼的第一半導體層； (d)藉由使用氧之灰化處理來去除該第一光阻膜，藉此使氧與該第一溝之該表面的硼反應，並藉而形成覆蓋該第一溝之該表面的第一氧化硼膜； (e)藉由進行APM(氨雙氧水)沖洗，去除該第一氧化硼膜； (f)於該(e)步驟之後，藉由在該第一溝內埋入絕緣膜，而形成由該絕緣膜所形成之元件分離區域；及 (g)於該第一區域之該半導體裝置的該主面，形成該光電轉換元件。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 於該(c)步驟中，藉由使用該第一光阻膜作為遮罩來進行電漿摻雜，將硼導入該第一溝之該表面，藉此形成該第一半導體層。
  3. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 於該(b)步驟中，形成該第一溝及與該半導體基板之該主面的該第二區域相鄰的第二溝， 於該(c)步驟中，在藉由該第一光阻膜覆蓋該第二區域及該第二溝之狀態下，在該第一溝之該表面形成該第一半導體層， 於該(f)步驟中，分別在該第一溝及該第二溝之內側埋入該絕緣膜，藉此形成由該絕緣膜形成之該元件分離區域， 該半導體裝置之製造方法更具有以下步驟： (h)在該第二區域之該半導體基板上形成場效電晶體。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中更具有以下步驟： (e1)於該(e)步驟後，藉由在900至1100℃下熱處理該半導體基板，使該第一半導體層內之硼擴散。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中： 於該(e)步驟中，在40至75℃之溫度條件下進行該APM沖洗，藉此去除該第一氧化硼膜。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中更具有以下步驟： (i)於該(g)步驟後，在該半導體基板之該主面中，形成比該第一溝深之第三溝； (j)藉由第二光阻膜覆蓋該半導體基板之該主面的該第二區域，接著使用該第二光阻膜作為遮罩將硼導入該第三溝之表面，藉此在該第三溝之該表面形成包含硼的第二半導體層； (k)藉由使用氧之灰化處理來去除該第二光阻膜，而使氧與該第三溝之該表面的硼反應，並藉此形成覆蓋該第三溝之該表面的第二氧化硼膜； (l)藉由進行APM沖洗，去除該第二氧化硼膜；及 (m)於該(l)步驟後，在該半導體基板上形成層間絕緣膜，藉此而以該層間絕緣膜覆蓋該第三溝。
  7. 一種半導體裝置之製造方法，該半導體裝置包含成像元件，該成像元件具有依據入射光之光量而產生信號電荷的光電轉換元件，該半導體裝置之製造方法具有以下步驟： (a)準備半導體基板； (b)在該半導體基板之主面形成第一溝，該第一溝包圍該半導體基板之該主面的第一區域； (c)藉由第一光阻膜覆蓋該半導體基板之該主面的第二區域，接著使用該第一光阻膜作為遮罩將硼導入該第一溝之表面，藉此在該第一溝之該表面形成包含硼的第一半導體層； (d)藉由將該半導體基板暴露於氧環境中，使氧與該第一溝之該表面的硼反應，藉此形成覆蓋該第一溝之該表面的第一氧化硼膜； (e)於160至230℃之溫度條件下進行SPM(硫酸雙氧水混合物)沖洗，藉此去除該第一光阻膜及該第一氧化硼膜； (f)於該(e)步驟之後，藉由在該第一溝內埋入絕緣膜，形成由該絕緣膜形成之元件分離區域；及 (g)在該第一區域之該半導體裝置的該主面形成該光電轉換元件。
  8. 如申請專利範圍第7項之半導體裝置之製造方法，其中： 於該(c)步驟中，藉由使用該第一光阻膜作為遮罩來進行電漿摻雜，將硼導入該第一溝之該表面，藉此形成該第一半導體層。
  9. 如申請專利範圍第7項之半導體裝置之製造方法，其中： 於該(b)步驟中，形成該第一溝及與該半導體基板之該主面的該第二區域相鄰的第二溝， 於該(c)步驟中，在藉由該第一光阻膜覆蓋該第二區域及該第二溝之狀態下，在該第一溝之該表面形成該第一半導體層， 於該(f)步驟中，分別在該第一溝及該第二溝之內側埋入該絕緣膜，藉此形成由該絕緣膜形成之該元件分離區域， 該半導體裝置之製造方法更具有以下步驟： (h)在該第二區域之該半導體基板上形成場效電晶體。
  10. 如申請專利範圍第7項之半導體裝置之製造方法，其中更具有以下步驟： (e1)於該(e)步驟後，藉由在900至1100℃下熱處理該半導體基板，使該第一半導體層內之硼擴散。
  11. 如申請專利範圍第7項之半導體裝置之製造方法，其中更具有以下步驟： (i)於該(g)步驟後，在該半導體基板之該主面中，形成比該第一溝深之第三溝； (j)藉由第二光阻膜覆蓋該半導體基板之該主面的該第二區域，接著使用該第二光阻膜作為遮罩將硼導入該第三溝之表面，藉此在該第三溝之該表面形成包含硼的第二半導體層； (k)藉由使用氧之灰化處理來去除該第二光阻膜，使氧與該第三溝之該表面的硼反應，並藉此形成覆蓋該第三溝之該表面的第二氧化硼膜； (l)藉由進行APM沖洗，去除該第二氧化硼膜；及 (m)於該(l)步驟之後，在該半導體基板上形成層間絕緣膜，藉此而以該層間絕緣膜覆蓋該第三溝。
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