TW201839904A - 微製造超音波傳感器以及相關設備和方法 - Google Patents

Abstract

和互補金屬氧化物半導體(CMOS)基板整合的微加工超音波傳感器以及製造此種裝置的方法係被描述。製造可以牽涉到兩個個別的晶圓接合步驟。晶圓接合可被用來在一基板中製造密封的腔。晶圓接合亦可被用來將該基板接合至另一例如是CMOS晶圓的基板。至少該第二晶圓接合可以在一低溫下加以執行。

Description

微製造超音波傳感器以及相關設備和方法

在此所述的技術係有關於互補金屬氧化物半導體(CMOS)傳感器以及用於形成其之方法。

相關申請案之交互參照

此申請案是主張2017年3月8日申請的代理人文件編號B1348.70042US00且名稱為"微製造超音波傳感器以及相關設備和方法"的美國專利申請案序號15/453,846的益處的一接續案，該美國專利申請案茲在此以其整體納入作為參考。

電容式微加工超音波傳感器(CMUT)是在一微加工腔之上包含一薄膜的已知的裝置。該薄膜可被用來轉換一聲波信號成為一電性信號、或是反之亦然。因此，CMUT可以運作為超音波傳感器。

兩種類型的製程可被利用以製造CMUT。犧牲層的製程係在一犧牲層之上的一第一基板上形成該CMUT的薄膜。該犧牲層的移除係導致該薄膜被懸吊在一腔之上。晶圓接合的製程係將兩個晶圓接合在一起，以形成具有一薄膜的一腔。

本申請案的特點係有關於CMUT與CMOS晶圓的製造及整合，藉此形成CMOS超音波傳感器(CUT)。根據本申請案的一特點，一晶圓層級的製程係被提出，其係涉及兩個晶圓接合步驟。一第一晶圓接合步驟可以藉由將兩個絕緣體上矽(SOI)晶圓接合在一起來形成密封的腔，所產生的接合的結構係被視為一工程(engineered)基板。相當高的溫度可被使用(例如是在一退火期間)，以使得達成強的接合變得容易。該工程基板的兩個SOI晶圓中之一的一處理層接著可被移除，在此之後一第二晶圓接合步驟可加以執行，以接合該工程基板與一具有形成在其上的積體電路(IC)的CMOS晶圓。該第二晶圓接合步驟可以使用一相當低的溫度，以避免損壞到該CMOS晶圓上的IC。該工程基板的該第二SOI晶圓的該處理層接著可被移除，此係留下在該工程基板的該腔之上的一薄膜。在該CMOS IC以及該工程基板之間的電連接係容許可控制的超音波傳感器能夠被實現。

上述的晶圓層級的製程可以產生一具有整合的CMUT以及CMOS IC之超音波裝置。CMUT的腔可被形成在兩個矽層之間，該兩個矽層係代表被用來形成該工程基板的兩個SOI晶圓的矽裝置層。然而，該兩個SOI晶圓的處理層可以是不存在於所完成的裝置中，此係使得達成薄的裝置尺寸、以及因此的小尺寸與其它的益處變得容易。因此，該製程在某些特點中可以包含用於移除該些處理層的適當的步驟，同時容許能夠接合該工程基板與該CMOS晶圓。矽穿孔(TSV)的使用在最終的裝置中亦可以是不存在的，其中適當的替代結構係被用來提供電連接至所產生的超音波傳感器。

根據本申請案的另一特點，一塊體矽晶圓(bulk silicon wafer)可被用來取代上述的SOI晶圓的一或兩者。在此種實例中，其並非是移除該晶圓的一處理層，而是該晶圓可被薄化到一所要的點，其例如是利用該塊體矽晶圓的一摻雜的層所代表的一蝕刻止擋、或是利用一時控的蝕刻。因此，實質相同的結 構可以利用SOI、或塊體矽晶圓、或是該兩者的一組合而被達成。

於是，本申請案的一特點係提出一種晶圓層級的製程，其係包含一第一晶圓接合步驟以藉由將一SOI晶圓以及一塊體矽晶圓接合在一起來形成密封的腔，其中腔是在該兩者之間，所產生的接合的結構係被視為一工程基板。相當高的溫度可被使用(例如是在一退火期間)，以使得達成強的接合變得容易。該塊體矽晶圓可被薄化，在此之後一第二晶圓接合步驟可加以執行，以接合該工程基板與一具有形成在其上的積體電路(IC)的CMOS晶圓。該第二晶圓接合步驟可以使用一相當低的溫度，以避免損壞到該CMOS晶圓上的IC。該工程基板的該SOI晶圓的該處理層接著可被移除，此係留下一薄膜在該工程基板的該腔之上。

根據本申請案的一特點，一種方法係被提出，其係包括在一第一SOI晶圓的一第一矽裝置層上的一層的矽氧化物中形成複數個腔、接合該第一SOI晶圓與一第二SOI晶圓並且接著退火該第一及第二SOI晶圓、以及移除該第一SOI晶圓的一處理層以及一埋入式氧化層。該方法進一步包括將該第一矽裝置層接合至一具有至少一被形成在其上的金屬層的第三晶圓、以及在將該第一矽裝置層接合至該第三晶圓之後，移除該第二SOI晶圓的一處理層。

根據本申請案的一特點，一種方法係被提出，其係包括形成一具有複數個密封的腔的工程基板，其係藉由接合一具有被形成於其中的開放的腔的第一晶圓與一第二晶圓並且接著薄化該第一晶圓至一小於約30微米的厚度。該方法進一步包括在一不超過450℃的溫度下接合該工程基板與一第三晶圓、以及在接合該工程基板與該第三晶圓之後，薄化該第二晶圓至一小於約30微米的厚度。在某些實施例中，該第二晶圓或是其之一部分係被配置以作用為一超音波傳感器的一薄膜，並且因此其厚度在被薄化之後係適合容許振動。對比之下，在此種實例中，該第一晶圓不振動可能是所期望的，並且因此其厚度在被薄化 之後可以是足夠大到以最小化振動、或是避免振動。在另一實施例中，該第一及第二晶圓都可被配置來振動(例如是在不同的頻率下)，以產生一多頻的傳感器。例如，該第一薄膜可被配置以共振在該第二薄膜的中心頻率的一半之下。

根據本申請案的一特點，一種方法係被提出，其係包括在一第一SOI晶圓的一第一矽裝置層上形成一層的矽氧化物，該第一SOI晶圓係包含一處理層、一埋入式氧化(BOX)層、以及該第一矽裝置層，其係具有一接近該處理層的背面、以及一在該處理層的遠端的正面。該方法進一步包括在該層的矽氧化物中形成複數個腔、以及接合一第二SOI晶圓與該第一SOI晶圓，使得該第二SOI晶圓的一第二矽裝置層係接觸該層的矽氧化物，並且將該複數個腔密封在該層的矽氧化物中。該方法進一步包括在將它們接合在一起之後退火該第一及第二SOI晶圓，該退火係利用一超過500℃的溫度。該方法進一步包括移除該第一SOI晶圓的該處理層、在該第一矽裝置層中蝕刻複數個溝槽，其係界定對應於該複數個腔的該第一矽裝置層的複數個電極區域、以及利用一種絕緣材料來填充該複數個溝槽。該方法進一步包括在該第一矽裝置層的該背面上形成金屬接點，該些金屬接點中的至少某些個係對應於該複數個電極區域。該方法進一步包括接合該第一矽裝置層與一具有被形成於其中的積體電路的CMOS晶圓，其係利用在該第一矽裝置層的該背面上的該些金屬接點來接觸在該CMOS晶圓上的接合點，其中接合該第一矽裝置層與該CMOS晶圓係在低於450℃下加以執行的。該方法進一步包括移除該第二SOI晶圓的一處理層。

根據本申請案的一特點，一種設備係被提出，其係包括一具有一被形成於其中的積體電路的CMOS晶圓、以及一與該CMOS晶圓單石整合並且包含少於三個矽層的基板。該基板的一第一矽層以及該基板的一第二矽層係被配置有複數個在兩者之間的腔。

根據本申請案的一特點，一種設備係被提出，其係包括一具有一 被形成於其中的積體電路的CMOS晶圓、以及一與該CMOS晶圓單石整合的基板，該基板係具有一接近該CMOS晶圓的第一側、以及一在該CMOS晶圓的遠端的第二側。該基板在從該第一側至該第二側的順序下係包括一第一矽層、一層的矽氧化物，其係直接接觸該第一矽層並且具有複數個被形成於其中的腔、以及一第二矽層，其係直接接觸該矽氧化物並且形成一用於該複數個腔的薄膜。

根據本申請案的一特點，一種接合一具有被接合在一起的第一及第二晶圓的工程基板之方法係被提出。該第一晶圓係具有一隔離溝槽，其係隔離該第一晶圓的一電極區域。該方法係包括在一具有一IC的積體電路(IC)晶圓上形成一重分佈(redistribution)層、在該重分佈層上形成一焊料凸塊陣列、以及焊料凸塊接合該工程基板與該IC晶圓，使得該工程基板的該第一晶圓係在該IC晶圓以及該工程基板的該第二晶圓之間。該焊料凸塊陣列的一第一焊料凸塊係電性接觸該第一晶圓的該電極區域。

根據本申請案的一特點，一種設備係被提出，其係包括一包含被接合在一起的第一及第二基板的工程基板。該第一基板係具有一界定一電極區域的隔離溝槽。該設備進一步包括一具有一IC的積體電路(IC)基板，其係和該工程基板的該第一基板接合，並且包含一重分佈層。該設備進一步包括一在該重分佈層上的焊料凸塊陣列、在該第一基板以及該IC基板之間形成一焊料凸塊接合。該焊料凸塊陣列的一第一焊料凸塊係電性接觸該電極區域。

根據本申請案的一特點，一種製造一超音波裝置之方法係被提出，其係包括：在一具有一第一矽裝置層以及一介電層的第一晶圓中形成複數個腔，其係藉由完全地蝕刻穿過該介電層的一第一厚度並且藉由部分地蝕刻穿過該第一矽裝置層的一第二厚度；以及接合一具有一第二矽裝置層的第二晶圓與該第一晶圓，使得該複數個腔係被設置在該第一裝置層以及該第二裝置層之間。

根據本申請案的一特點，一種設備係被提出，其係包括：一晶圓；第一及第二矽裝置層，其係被形成在該晶圓的個別的表面上；複數個腔，其係被形成在該第一及第二矽裝置層之間，其中該複數個腔中的至少一個係延伸穿過一被設置在該第一及第二矽裝置層之間的介電層並且部分穿過該第一矽裝置層。

如同在此所用的術語"SOI晶圓"係具有其習知的意義，其係包含一處理層、一埋入式氧化(BOX)層、以及一藉由該BOX層來和該處理層分開的矽裝置層。

如同在此所用的術語"工程基板"係指一被設計而不同於一基本的矽晶圓或是標準的SOI晶圓的基板。一工程基板亦可以是一"複合的基板"，其係藉由組合多個不同的元件(例如，多個不同的晶圓)來加以形成的。

在此整個揭露內容中，除非上下文有相反的敘述，否則該術語"約"的使用係包含"剛好"。例如，描述一距離為小於約10微米係欲被理解為包含其中該距離係小於10微米的情節。

100‧‧‧方法(製程)

102、104、106、108‧‧‧階段

202、204、206、208‧‧‧階段

300‧‧‧裝置

302‧‧‧工程基板

304‧‧‧CMOS晶圓

306‧‧‧腔

308‧‧‧第一矽裝置層

310‧‧‧第二矽裝置層

312‧‧‧矽氧化層

314‧‧‧氧化層

316a、316b‧‧‧接合點

318‧‧‧基底層

320‧‧‧絕緣層

322‧‧‧金屬化

324‧‧‧接點

325‧‧‧引線接合

326‧‧‧焊墊

328‧‧‧隔離結構

330‧‧‧鈍化層

400‧‧‧第一SOI晶圓

402‧‧‧處理層

404‧‧‧BOX層

405‧‧‧氧化層

406‧‧‧對準標記

408‧‧‧第二SOI晶圓

410‧‧‧第二處理層

414‧‧‧氧化層

416‧‧‧對準標記

418‧‧‧隔離溝槽

420‧‧‧絕緣材料

422‧‧‧流動止擋特點

424‧‧‧清空區域

426‧‧‧接合材料

428‧‧‧絕緣層

430、432‧‧‧層

434‧‧‧開口

436‧‧‧接合材料

438‧‧‧開口

500‧‧‧裝置

502‧‧‧聲波介質

504‧‧‧密封劑

506‧‧‧基板

600‧‧‧超音波裝置

602‧‧‧超音波傳感器

604‧‧‧密封環

606‧‧‧焊墊

700‧‧‧方法

702、704、706、708‧‧‧階段

806‧‧‧腔(內側的腔部分)

808‧‧‧塊體矽晶圓

810‧‧‧矽層

900‧‧‧裝置

902‧‧‧區域

904‧‧‧電極區域

906‧‧‧區域

1000‧‧‧裝置

1002‧‧‧貫孔

1100‧‧‧裝置

1102‧‧‧內嵌的貫孔

1104‧‧‧互連

1200‧‧‧裝置

1202‧‧‧開口

1204‧‧‧開口

1400‧‧‧晶圓

1402‧‧‧矽

1404‧‧‧矽穿孔(TSV)

1500‧‧‧工程基板

1501‧‧‧基板

1502‧‧‧矽晶圓

1503‧‧‧溝槽

1504‧‧‧導電層

1506‧‧‧鈍化層

1508‧‧‧清空區域

1510‧‧‧載體晶圓

1512‧‧‧介電層

1514‧‧‧介電層

1516‧‧‧重分佈層(RDL)

1518‧‧‧焊料球

1520‧‧‧電路晶圓

1522‧‧‧介電層

1524‧‧‧介電層

1526‧‧‧RDL

1528‧‧‧焊料球

1530‧‧‧模具

1532‧‧‧中介體

1534‧‧‧引線接合

1536‧‧‧模具

1802‧‧‧外側的腔部分

1804‧‧‧矽氧化層

1806‧‧‧隔離溝槽

1808‧‧‧絕緣材料

1810‧‧‧矽層810的部分

1812‧‧‧接合材料

1814‧‧‧清空區域

1816‧‧‧側壁氧化物

1818、1818'‧‧‧開口

1820‧‧‧接點

1822‧‧‧矽氮化層

1902‧‧‧腔

D、D'‧‧‧深度

D₁‧‧‧深度

D₂‧‧‧厚度

W‧‧‧寬度

w1‧‧‧第一直徑

w2‧‧‧第二直徑(寬度)

本申請案的各種特點及實施例將會參考以下的圖式來加以描述。應該體認到的是，該些圖並不一定按照比例繪製。出現在多個圖中的元件係在所有它們出現的該些圖中藉由相同的元件符號來加以指出。

圖1是根據本申請案之一非限制性的實施例的一種用於製造和一CMOS晶圓整合的一超音波傳感器之製造順序的流程圖。

圖2是描繪圖1的製程100的一階段的一詳細的例子的流程圖。

圖3是根據本申請案之一非限制性的實施例的一種包含一CMOS晶圓和一具有密封的腔的工程基板整合之裝置的橫截面圖。

圖4A-4T係描繪根據本申請案之一非限制性的實施例的一種和圖1的製造順序一致的用於形成圖3的裝置之製造順序。

圖5是具有額外的封裝的圖3的裝置的橫截面圖。

圖6是根據本申請案之一非限制性的實施例的一種包含圖3的裝置的特點之超音波裝置的俯視圖。

圖7是根據本申請案之一非限制性的實施例的一種用於製造和一CMOS晶圓整合的一超音波傳感器，並且包含圖1的方法之製造順序的流程圖。

圖8A-8D係描繪根據本申請案之一非限制性的實施例的在圖4A-4T的製造順序的部分上的一變化。

圖9係描繪根據本申請案之一非限制性的實施例的圖3的裝置300的一實施方式，其中圖案化的摻雜係被用來界定一超音波傳感器的電極。

圖10係描繪根據本申請案之一非限制性的實施例的在圖3的裝置300上的一變化，其中一內嵌的接點係提供電連接至一超音波傳感器薄膜。

圖11係描繪根據本申請案之一非限制性的實施例的在圖3的裝置300上的一變化以及圖10的裝置的一替代方案，其中一內嵌的接點係提供電連接至一超音波傳感器薄膜。

圖12係描繪根據一非限制性的實施例的在圖3的裝置300上的一變化，其中該超音波傳感器的腔並未被密封。

圖13是描繪根據一非限制性的實施例的一隔離超音波傳感器的隔離溝槽輪廓的一個例子的俯視圖。

圖14係描繪根據本申請案之一非限制性的實施例的如同可被用來製造一工程基板的一具有TSV的矽晶圓。

圖15A-15F係描繪根據一非限制性的實施例的一種用於形成一具有密封的腔的工程基板並且接合該工程基板與一電路晶圓之製造順序。

圖16係描繪根據一非限制性的實施例的一種重組晶圓，其係包含一工程基板，並且被製備有焊料球以用於晶圓層級的附接至一第二晶圓。

圖17係描繪根據一非限制性的實施例的圖15E的裝置的一替代方案，其中焊料球係只被設置在一晶圓上。

圖18A-18S係描繪根據本申請案之一非限制性的實施例的在圖4A-4T的製造順序的部分上的另一變化。

圖19A-19B係描繪根據本申請案之一非限制性的實施例的在圖4A-4T的製造順序的部分上的又一變化。

本申請案的特點係有關於CMUT與CMOS晶圓的製造及整合，藉此形成CMOS超音波傳感器(CUT)。所述的方法係針對於利用在商用的半導體晶圓代工中可利用的技術，因此是利用一容易可取得的供應鏈來整合CMUT與CMOS晶圓的挑戰，提供可擴充、低成本、高良率的解決方案。在某些實施例中，壓電微加工超音波傳感器(PMUT)係被利用來取代CMUT、或是額外被利用的。

根據本申請案的一特點，一晶圓層級的製程係被提出，其係涉及兩個晶圓接合步驟，該兩個晶圓接合步驟中的至少一個可以利用晶圓層級的封裝技術。一第一晶圓接合步驟可以藉由將兩個絕緣體上矽(SOI)晶圓接合在一起來形成密封的腔，所產生的接合的結構係被視為一工程基板，並且代表一埋入式腔的SOI晶圓。相當高的溫度可被使用(例如是在一退火期間)，以使得達成強的接合變得容易。該工程基板的兩個SOI晶圓中之一的一處理層接著可被移除，在此之後，一第二晶圓接合步驟可加以執行以接合該工程基板與一具有被形成在其上的積體電路(IC)的CMOS晶圓。該第二晶圓接合步驟可以使用一相當低的溫度，以避免損壞到該CMOS晶圓上的IC。該工程基板的第二SOI晶圓的處理層 接著可被移除。

在某些實施例中，被用來形成具有密封的腔的工程基板的接合可包含熔融接合。在某些此種實施例中，該接合可以在一低溫下加以執行。然而，一相當高溫度的退火可加以執行，以確保強的接合。密封的腔的製造係與CMOS IC製造的熱預算脫鉤的，因為該工程基板係在整合此種結構與一CMOS晶圓之前先被製造，因此容許在不損壞在最終的裝置中的IC下使用一相當高溫度的退火。

在某些實施例中，被執行以整合具有密封的腔的工程基板與該CMOS晶圓的接合可包含熱壓縮(在此亦被稱為"熱壓")、共晶接合、或是矽化物接合(此係為藉由在充分的壓力及溫度之下，將一基板的矽帶往接觸到在一第二基板上的金屬以形成一金屬矽化物所形成的一接合，此係產生一機械式及電性的接合)，以作為非限制性的例子。此種接合可被執行在足夠低的溫度下，以避免損壞到該CMOS晶圓上的IC，同時仍然提供強的接合並且亦使得在該CMOS晶圓上的IC與該工程基板的密封的腔的電互連變得容易。於是，本申請案的特點係實施低溫(例如，低於450℃)晶圓接合，以在CMOS晶圓上形成超音波傳感器薄膜。在此上下文中的低溫在某些實施例中可以是低於450℃、低於400℃、低於350℃、介於200℃到450℃之間、在該範圍內的任意溫度、或是任何用於保存在一CMOS晶圓上的結構之適當的溫度。因此，該接合製程以及其它用於整合該些密封的腔與CMOS IC以形成CUT的製造步驟可以避免任何超過450℃的退火。

根據本申請案的一特點，一種包含一工程基板的設備係和一具有一CMOS IC被形成在其上的CMOS晶圓接合。該工程基板可包含多個被接合在一起以形成密封的腔的晶圓。該工程基板接著可以與該CMOS晶圓來加以接合。該工程基板可包含一被配置以作為一振動的薄膜的基板、以及另一作為一支撐的基板，因而其並不意謂來振動的。此後者的基板可以是足夠厚的(例如，大於約5微米)以避免非所要的振動，但是亦足夠薄的(例如，小於約30微米)以貢獻到小 的裝置尺寸。

根據本申請案的一特點，一種包含一工程基板的設備係和一具有一CMOS IC被形成在其上的CMOS晶圓接合，並且該工程基板係包含多個被接合在一起以形成密封的腔並且被配置以振動的晶圓。該工程基板的一晶圓可被配置以共振在一第一頻率，並且該工程基板的一第二晶圓可被配置以共振在一不同的頻率。因此，一多頻的超音波傳感器可被產生。作為一非限制性的例子的是，一頻率可被使用於發送的操作，並且另一頻率可被使用於接收的操作。例如，一第一較低的頻率可被使用於發送的操作，並且一第二較高的頻率(例如，該較低的頻率之頻率的兩倍)可被使用於接收的操作，以作為一非限制性的例子。

上述的特點及實施例、以及額外的特點及實施例係在以下進一步加以描述。這些特點及/或實施例可以個別地、全部一起、或是用兩個或多個的任意組合來加以利用，因為本申請案並未在此方面受到限制。

如先前所述，本申請案的特點係提供一種用於製造具有整合的CMUT及CMOS IC的CUT並且利用兩個個別的接合步驟之製程。該製程可以容許一產生的結構能夠包含一具有被形成在兩個矽層之間的腔之相當薄的工程基板，其係與一其上具有CMOS IC的CMOS晶圓單石整合的。圖1是描繪該製程的一個例子。

如圖所示，該方法100可以開始在階段102的一具有密封的腔的工程基板的形成。例如是在該兩個SOI晶圓的矽裝置層彼此面對之下，兩個SOI晶圓可被接合在一起。該兩個SOI晶圓的一或兩者可以具有複數個被形成於其中的腔，使得將該兩個SOI晶圓接合在一起可以產生密封的腔，其係適合用作為CMUT的腔。為了確保在該兩個SOI晶圓之間的強的接合，高溫處理可被使用。例如，一高溫退火可以在一例如是低溫熔融接合的低溫晶圓接合之後被使用。因此，高溫及低溫的一組合在某些實施例中可被用在形成該工程基板中。在此 上下文中的高溫在某些實施例中可以是超過450℃，亦即超過的話CMOS IC通常會受損的一個溫度臨界值。

該兩個SOI晶圓的接合可以在真空中加以執行，使得所產生的密封的腔係具有一低壓(例如，一介於約1×10^-3托耳到大約1×10^-5托耳之間的壓力、一小於約1大氣壓的壓力、或是任何其它適當的壓力)。在某些實施例中，該接合係在一例如是利用N₂的惰性環境中加以執行。

在階段104，該兩個SOI晶圓的一第一SOI晶圓的一處理層可以用任何適當的方式，例如是藉由研磨接著是蝕刻的一組合來加以移除。因此，該工程基板在該製程中的此時點可以包含三個矽層：該第一SOI晶圓的矽裝置層、該第二SOI晶圓的矽裝置層、以及該第二SOI晶圓的處理層。儘管該些SOI晶圓的矽裝置層可以是薄的，例如在厚度上是20微米或更小的(例如，10微米、5微米、2.5微米、2微米、1微米、或是更小，其係包含在小於20微米的範圍之內的任何的範圍或值)，但申請人已經體認到該第二SOI晶圓的該處理層可以提供充分的結構支撐，以容許該工程基板的進一步的處理。

在階段106，該工程基板可以與一具有積體電路的CMOS晶圓來加以接合，以形成一整合的裝置。該接合可以在低於450℃的溫度下加以執行，以避免損壞到該CMOS晶圓的電路。在某些實施例中，熱壓接合係被使用，儘管除了別的方案之外的包含共晶接合以及矽化物接合的替代方案也是可行的。該第一SOI晶圓的該矽裝置層可被配置成接近該CMOS晶圓的接合表面，其例如是藉由接合該第一SOI晶圓的該矽裝置層的一背面與該CMOS晶圓。因此，所產生的結構依序可包含一CMOS晶圓、一第一矽裝置層、該第二SOI晶圓的一第二矽裝置層、以及該第二SOI晶圓的該處理層。

在階段108，該工程基板的第二SOI晶圓的該處理層可以用任何適當的方式，例如是藉由研磨接著是蝕刻的一組合來加以移除。因此，在某些 實施例中，該工程基板可以只包含兩個矽層(該SOI晶圓的兩個矽裝置層係被用來形成該工程基板)，在該兩個矽層之間的是該些腔。除了其它的益處之外，只具有兩個矽層可以使得達成用於該工程基板的薄的尺寸變得容易。例如，在此階段的工程基板可以是相當薄的，例如是在總厚度上小於100微米、在總厚度上小於50微米、在總厚度上小於30微米、在總厚度上小於20微米、在總厚度上小於10微米(例如，約8微米或是約5微米)、或是任何其它適當的厚度。具有此種小厚度的結構係欠缺充分的結構剛性來承受住包含晶圓接合的許多製程。因此，根據本申請案的某些實施例，該工程基板並未被縮減到此種尺寸，直到在與該CMOS晶圓接合之後為止，該CMOS晶圓可以提供機械式支撐給該工程基板。再者，如同在以下相關圖7進一步敘述的，在某些實施例中，該工程基板的兩個晶圓中之一較佳的是足夠厚的，以最小化或是避免該晶圓的振動。因此，儘管該工程基板可以是薄的，但是其可以具有一厚度在某些實施例中例如是至少4微米、在某些實施例中至少5微米、在某些實施例中至少7微米、在某些實施例中至少10微米、或是其它適當的厚度，以避免非所要的振動。

在該CMOS晶圓上的IC以及該工程基板的密封的腔之間可以做成電連接，以提供有功能的超音波傳感器。例如，該工程基板的接近該CMOS晶圓的矽裝置層可以作為一用於該超音波傳感器的底部電極，而在該CMOS晶圓遠端的矽裝置層可以作為一薄膜，並且可以適當地對於這些結構做成電連接，以控制該薄膜的操作(例如，用以藉由施加一電壓來致動該薄膜(或是感應該薄膜的振動))。在某些實施例中，電連接可以藉由階段106的接合來加以做成(或是可以至少部分地做成)。例如，接合該工程基板與該CMOS晶圓可以牽涉到利用導電的接合材料(例如，金屬)，其係作為接合材料以及電連接。替代或額外的是，電連接可以是在該工程基板與該CMOS晶圓的接合之後。例如，接合該工程基板與該CMOS晶圓可以形成電連接至該超音波傳感器的一底部電極，並且晶片上的 金屬互連及/或引線接合可以接著被形成，以提供電連接至該超音波傳感器的頂端電極或是薄膜。

圖2是提供相關方法100的階段102的實施方式的一個例子之進一步的細節，儘管應該體認到的是用於實施階段102的替代方式也是可行的。在所示的非限制性的例子中，該工程基板的腔可以藉由在該兩個SOI晶圓的一第一SOI晶圓上的一熱氧化物(一藉由熱氧化所形成的氧化物)中先形成腔來加以形成。換言之，一第一SOI晶圓可包含一處理層(例如，一處理矽層)、一埋入式氧化(BOX)層、以及一矽裝置層，而一熱氧化物可以在階段202藉由熱氧化該矽裝置層而被形成在該矽裝置層上。應該體認到的是，一熱氧化物係代表一氧化物的一非限制性的例子，因而其它類型的氧化物可以替代地加以形成。

在階段204，腔可被形成在該第一SOI晶圓的該熱氧化物中，其例如是藉由任何適當的蝕刻。在某些實施例中，該些腔並未完全地到達該矽裝置層，使得一(薄)層的氧化物係界定該腔的邊界。然而，在其它實施例中，該些腔可以延伸至該矽裝置層的表面或是更遠。在某些實施例中，該熱氧化物可被蝕刻至該矽裝置層的表面，並且接著一額外的熱氧化物的層可被形成以使得該些腔係藉由一層的氧化物所界定的。

在階段206，具有被形成在其上的熱氧化物中的腔的第一SOI晶圓可以與一第二SOI晶圓來加以接合，其例如是利用一低溫熔融接合。在某些實施例中，該第二SOI晶圓係包含一處理層(例如，一處理矽層)、一BOX層、以及一矽裝置層，並且該接合係牽涉到在該第一SOI晶圓的熱氧化層以及該第二SOI晶圓的矽裝置層之間做成直接的接觸，因此形成一Si-SiO₂的接合。在一替代實施例中，該第二SOI晶圓可包含一在該矽裝置層上的氧化層，使得將該第一及第二SOI晶圓接合在一起可以牽涉到與該兩個SOI晶圓的氧化層做成直接的接觸，因此形成一SiO₂-SiO₂的接合。

由於將該兩個SOI晶圓接合在一起，因此在該第一SOI晶圓中的腔可加以密封。例如，該些腔在某些實施例中可以是真空密封的，儘管在其它實施例中可以不形成一真空密封。

在階段208，一退火可加以執行，以使得在該兩個SOI晶圓之間的強的接合的形成變得容易。如先前所述，在某些實施例中，該退火可以是一高溫退火，例如是介於約500℃到約1,500℃之間(例如，500℃、750℃、1,000℃、1,250℃)加以執行，其係包含在該範圍內的任何溫度或是溫度的範圍(例如，介於約500℃到約1,200℃之間)，儘管其它的溫度也可以替代地被使用。在某些實施例中，一退火可以在介於約300℃到約1,200℃之間加以執行。

圖3是根據本申請案之一非限制性的實施例的一超音波裝置的橫截面圖，其係包含和一具有密封的腔的工程基板整合的一CMOS晶圓。該裝置300可以藉由實施圖1-2的方法來加以形成。

該裝置300係包含和一CMOS晶圓304整合的一工程基板302。該工程基板302係包含複數個被形成在一第一矽裝置層308以及一第二矽裝置層310之間的腔306。一矽氧化層312(例如，一熱矽氧化物，亦即一藉由矽的熱氧化所形成的矽氧化物)可被形成在該第一及第二矽裝置層308及310之間，其中該些腔306係被形成於其中。在此非限制性的例子中，該第一矽裝置層308可被配置為一底部電極，並且該第二矽裝置層310可被配置為一薄膜。因此，該第一矽裝置層308、第二矽裝置層310、以及腔306的組合可以形成一超音波傳感器(例如，一CMUT)，其中的六個係被描繪在此非限制性的橫截面圖中。為了使得操作為一底部電極或是薄膜變得容易，該第一矽裝置層308以及第二矽裝置層310的一或兩者可以被摻雜以作用為導體，並且在某些情形中是高度摻雜的(例如，其係具有一大於10¹⁵摻雜物/cm³或是更高的摻雜濃度)。

該工程基板302可以進一步包含一在該第二矽裝置層310的頂端 上的氧化層314，其可以代表一被用來形成該工程基板的SOI的BOX層。該氧化層314在某些實施例中可以作用為一鈍化層，並且如圖所示，其可被圖案化而成為不存在於該些腔306之上。在以下進一步敘述的接點324以及鈍化層330可被納入在該工程基板上。該鈍化層330可被圖案化以容許接達一或多個接點324，並且可以是由任何適當的鈍化材料所形成的。在某些實施例中，該鈍化層330是由Si₃N₄所形成的，並且在某些實施例中係藉由SiO₂以及Si₃N₄的一堆疊所形成的，儘管替代方案也是可行的。

該工程基板302以及CMOS晶圓304可以在接合點316a及316b而被接合在一起。該些接合點可以代表共晶接合點，其例如是藉由在工程基板302上的一層與在CMOS晶圓304上的一層的一共晶接合、或者可以是在此所述的任何其它適當的接合類型(例如，一矽化物接合或是熱壓接合)來加以形成。在某些實施例中，該些接合點316a及316b可以是導電的，其例如是由金屬所形成的。該些接合點316a在某些實施例中可以單獨作用為接合點，並且在某些實施例中可以形成一密封環，例如是如同在以下相關圖6進一步敘述的氣密地密封該裝置300的超音波傳感器。在某些實施例中，該些接合點316a可以界定一密封環，其亦提供在該工程基板以及CMOS晶圓之間的電連接。類似地，該些接合點316b在某些實施例中可以作用為雙重目的，例如是作為接合點並且亦提供在該工程基板302的超音波傳感器以及該CMOS晶圓304的IC之間的電連接。在其中該工程基板並未和一CMOS晶圓接合的那些實施例中，其之例子係在以下進一步加以描述，該些接合點316b可以提供電連接至該工程基板被接合到的該基板上的任何電性結構。

該CMOS晶圓304係包含一基底層(例如，一塊體矽晶圓)318、一絕緣層320、以及一金屬化322。該金屬化322可以是由鋁、銅、或是任何其它適當的金屬化材料所形成的，並且可以代表一被形成在該CMOS晶圓中的積體電路 的至少部分。例如，金屬化322可以作用為一繞線層、可被圖案化以形成一或多個電極、或是可被使用於其它功能。實際上，該CMOS晶圓304可包含多個金屬化層、及/或後置處理的重分佈層，但是為了簡化起見，只有單一金屬化係被描繪。

該些接合點316b可以提供在CMOS晶圓304的金屬化322以及該工程基板的第一矽裝置層308之間的電連接。以此種方式，該CMOS晶圓304的積體電路可以和該工程基板的超音波傳感器電極及/或薄膜通訊(例如，傳送電性信號至其、及/或從其接收電性信號)。在該舉例說明的實施例中，一個別的接合點316b係被描繪為提供電連接至每一個密封的腔(並且因此用於每一個超音波傳感器)，儘管並非所有的實施例都是受限於此種方式的。例如，在某些實施例中，所設置的電性接點的數目可以是小於超音波傳感器的數目。

在此非限制性的例子中，電性接觸至藉由第二矽裝置層310所表示的超音波傳感器薄膜是藉由接點324來加以提供的，該些接點324可以是由金屬或是任何其它適當的導電接點材料所形成的。在某些實施例中，一電連接可被設置在該些接點324以及在該CMOS晶圓上的焊墊326之間。例如，一引線接合325可被設置、或是一種導電材料(例如，金屬)可以沉積在該裝置的上表面之上，並且被圖案化以從該些接點324形成一導電路徑至該焊墊326。然而，連接該些接點324至該CMOS晶圓304上的IC的替代的方式亦可被使用。在某些實施例中，一內嵌的貫孔可以從該第一矽裝置層308被設置到該第二矽裝置層310的一底部側，因此消除對於在該第二矽裝置層310的上面的接點324的任何需求。一例子係在以下相關圖11來加以描述。在此種實施例中，適當的電性隔離可以相關於任何此種貫孔來加以設置，以避免電性短路該第一及第二矽裝置層。

該裝置300亦包含隔離結構(例如，隔離溝槽)328，其係被配置以電性隔離超音波傳感器的群組(在此被稱為"超音波傳感器元件")、或是如同在圖 3中所示的個別的超音波傳感器。該些隔離結構328可包含穿過該第一矽裝置層308的溝槽，其係在某些實施例中被填入一種絕緣材料。或者是，該些隔離結構328可以藉由如同在以下相關圖9進一步敘述的適當的摻雜來加以形成。隔離結構328是選配的。

該裝置300的各種特點現在係加以指出。譬如，應該體認到的是該工程基板302以及CMOS晶圓304的晶圓可以單石地加以整合，因此其係提供超音波傳感器與CMOS IC的單石整合。在該舉例說明的實施例中，該些超音波傳感器係相對於該CMOS IC而被垂直地設置(或是堆疊的)，此可以藉由降低整合該些超音波傳感器以及CMOS IC所需的晶片面積，來使得小型的超音波裝置的形成變得容易。

此外，該工程基板302只包含兩個矽層308及310，其中該些腔306係被形成在兩者之間。該第一矽裝置層308以及第二矽裝置層310可以是薄的，例如其分別係在厚度上小於50微米、在厚度上小於30微米、在厚度上小於20微米、在厚度上小於10微米、在厚度上小於5微米、在厚度上小於3微米、或是在厚度上約2微米、以及其它非限制性的例子。此種尺寸係貢獻到達成小的裝置，並且可以使得電性接觸至該超音波傳感器薄膜(例如，第二矽裝置層310)變得容易，而不需要TSV。TSV通常是複雜而且實施起來昂貴的，並且因此避免使用其可以增加製造良率以及降低裝置成本。再者，形成TSV係需要許多營業性的半導體晶圓代工廠所未擁有的特殊製造工具，並且因此避免對於此種工具的需求可以改善用於形成該些裝置的供應鏈，使得其比若TSV被利用時更加的商業上實際可行的。

如同在圖3中所示的工程基板302可以是相當薄的，例如是在總厚度上小於100微米、在總厚度上小於50微米、在總厚度上小於30微米、在總厚度上小於20微米、在總厚度上小於10微米、或是任何其它適當的厚度。此種薄的 尺寸的重要性係已經在此的先前在具有此種薄的尺寸的層下，就缺少結構的完整性以及無法執行各種類型的製造步驟(例如，晶圓接合)的方面來加以敘述。因此，值得注意的是，此種薄的尺寸可以在該裝置300中加以達成。

再者，該些矽裝置層308及310可以是由單晶矽所形成的。單晶矽的機械及電氣特性係為已瞭解的，因而在一超音波傳感器中使用此種材料(例如，作為一CMUT的薄膜)可以使得該超音波傳感器特性的設計及控制變得容易。

另一值得注意的特點是在該CMOS晶圓304的部分以及該第一矽裝置層308之間有一間隙，因為該兩者係在離散的接合點316b加以接合，而不是藉由一覆蓋該CMOS晶圓304的整個表面的接合。此間隙的重要性是若該第一矽裝置層308是足夠薄的，則其可以振動。此種振動可能是非所要的，例如其係代表相對於該第二矽裝置層310的所要的振動之非所要的振動。於是，在至少某些實施例中，有利的是該第一矽裝置層308係足夠厚的，以最小化或是避免此種振動。

在替代的實施例中，該第一及第二矽裝置層308及310都振動可能是所期望的。譬如，它們可被建構以呈現不同的共振頻率，因此產生一種多頻的裝置。該多個共振頻率(其在某些實施例中可以是相關聯為諧波)例如可被使用在一超音波傳感器的不同的操作狀態中。例如，該第一矽裝置層308可被配置以諧振在該第二矽裝置層310的中心頻率的一半。

圖4A-4T係描繪根據本申請案之一非限制性的實施例的一種和圖1的製造順序一致的用於形成圖3的裝置300之製造順序。先前相關圖3所敘述的結構在圖4A-4T中係保有相同的元件符號。

最初，該工程基板的形成係被描述，其係如同在圖4A中所示地開始於一第一SOI晶圓400。該SOI晶圓400係包含一處理層402(例如，一矽處理層)、一BOX層404、以及第一矽裝置層308。一氧化層405亦可被設置在該處理 層402的背面上。

該第一矽裝置層308可以是由單晶矽所形成的，並且如先前所述的，其在某些實施例中可以是被摻雜的。如先前相關圖3所述的，該第一矽裝置層308可以作為一超音波傳感器的一底部電極，並且因此適當的摻雜可以提供所要的電性特性。再者，在某些實施例中，利用一摻雜的矽裝置層係避免需要利用TSV。在某些實施例中，該第一矽裝置層308可以是高度摻雜的P型，儘管N型摻雜也可以替代地被利用。當摻雜被利用時，該摻雜可以是均勻的、或是可被圖案化(例如，藉由植入在圖案化的區域中)，例如是如同在以下相關圖7進一步敘述的用以提供隔離的電極。該第一矽裝置層308可以在該SOI晶圓被購得時就已經被摻雜的、或是可以藉由離子植入來加以摻雜的，因為摻雜的方式並未受到限制。

在某些實施例中，該第一矽裝置層308可以是由多晶矽或是非晶矽所形成的。在任一情形中，該第一矽裝置層308都可以視情況而被摻雜的、或是不摻雜的，以提供所要的電性特性。

如同在圖4B中所示，該矽氧化層312可被形成在該SOI晶圓400上。該矽氧化層312可被用來至少部分地界定該超音波傳感器的腔306，並且因此可以具有任何適當的厚度以提供一所要的腔深度。矽氧化層312可以是一熱矽氧化物，但是應該體認到的是除了熱氧化物之外的氧化物亦可以替代地被使用。

圖4B亦描繪一對準標記406可加以形成(例如是藉由該氧化層405的適當的圖案化)。如同將會在以下相關圖4E加以進一步解說的，該對準標記406之後可被轉移至該第二SOI晶圓，因為該處理層402將會被移除。

如同在圖4C中所示，該矽氧化層312可以利用任何適當的技術(例如，利用一適當的蝕刻)而被圖案化以形成腔306。在此非限制性的實施例中，該些腔306並不延伸至該第一矽裝置層308的表面，儘管在替代的實施例中它們可 以延伸至該表面。在某些實施例中，該矽氧化層312可被蝕刻到該矽裝置層的表面，並且接著一額外的氧化物(例如，熱矽氧化物)的層可被形成，使得該些腔係藉由一層的氧化物所界定。在某些實施例中，該些腔可以延伸到該第一矽裝置層308中。再者，在某些實施例中，例如是隔離柱的結構可被形成在該腔之內。

任何適當數量及配置的腔306都可被形成，因為本申請案的特點並未在此方面受到限制。因此，儘管只有六個腔306係被描繪在圖4C的非限制性的橫截面圖中，但應該體認到的是在某些實施例中，更多的腔可被形成。例如，一陣列的腔306可包含數百個腔、數千個腔、或是更多的腔，以形成一具有所要的尺寸的超音波傳感器陣列。

該些腔306可以具有一針對於最終形成的超音波傳感器的所要的操作(例如是就操作頻率而論)所設計的深度D。在某些實施例中，該深度D可以是約2微米、約0.5微米、約0.25微米、介於約0.05微米到約10微米之間、介於約0.1微米到約5微米之間、介於約0.5微米到約1.5微米之間、介於其之間的任何深度或是深度的範圍、或是任何其它適當的深度。

該些腔306可以具有一寬度W，其亦被描繪在圖3中。針對於W的值的非限制性的例子係在以下進一步加以描述。該寬度尺寸亦可被用來識別該腔的孔徑尺寸，並且因此該些腔306可以具有在此針對於寬度W所述的值的任一個的孔徑。

該些腔306可以採用各種的形狀(從一頂端側來加以觀看)中之一，以在該超音波傳感器最終被形成時提供一所要的薄膜形狀。例如，該些腔306可以具有一圓形的輪廓或是一多邊的輪廓(例如，一矩形輪廓、一六邊形的輪廓、一八邊形的輪廓)。一圓形的輪廓的一個例子係被描繪在以下敘述的圖13中。

如同在圖4D中所示，該第一SOI晶圓400可以與一第二SOI晶圓408來加以接合，該第二SOI晶圓408係包含一第二處理層(例如，一矽處理 層)410、該氧化層314(例如，一BOX層)、以及該第二矽裝置層310。該第二SOI晶圓408可以額外包含一氧化層414。該接合可以在一低溫(例如，一低於450℃的熔融接合)下加以執行，但是接著可以是在一高溫(例如，在大於500℃)下的一退火，以確保充分的接合強度。在其中該第一及/或第二矽裝置層308及310係被摻雜的那些實施例中，該退火亦可作用以啟動該摻雜，此係表示單一退火可以執行多個功能。在該舉例說明的實施例中，該接合可以是一Si-SiO₂的接合，儘管替代方案也是可行的。例如，在某些實施例中，該第二SOI晶圓408可包含在該第二矽裝置層310上的一氧化層(例如，一熱矽氧化物)，使得在該第一及第二SOI晶圓400及408之間的接合可以是一SiO₂-SiO₂的接合。

如同該第一矽裝置層308，該第二矽裝置層310可以是單晶矽、多晶矽、或是非晶矽，並且在某些實施例中可以是被摻雜的。該摻雜可以避免形成TSV以提供電性連接的需要，因而可以是具有任何適當的類型及位準的。

如同在圖4E中所示，該對準標記406可被轉移至該第二SOI晶圓，而成為對準標記416。

接著，如同在圖4F中所示，該氧化層405、處理層402、以及BOX層404可以用任何適當的方式而被移除。例如，研磨、蝕刻、或是任何其它適當的技術、或是技術的組合都可被使用。因此，從該第一SOI晶圓400剩餘的層僅包含該第一矽裝置層308以及該矽氧化層312。如先前相關圖3所述的，那些層可以是薄的。然而，因為它們係在其對應的處理層之下被接合至該第二SOI晶圓408，因此可以維持充分的結構完整性以用於進一步的處理。

如先前相關於圖3的隔離結構328所述的，在某些實施例中，電性隔離該裝置300的一或多個超音波傳感器可能是所期望的。因此，如同在圖4G中所示，一或多個隔離溝槽418可被形成在該第一矽裝置層308中。在該舉例說明的實施例中，該些隔離溝槽418係從該矽裝置層308的一背面延伸至矽氧化層 312，並且是比每一個隔離溝槽418所接觸到的覆蓋的矽氧化層312的部分更窄的(在該圖中的左右方向上)，以避免不慎地穿通該矽氧化層312而到該些腔306中。因此，該些隔離溝槽418並不影響該些腔306的結構完整性。然而，替代的配置也是可行的。

圖4H係描繪該些隔離溝槽418可以利用任何適當的技術(例如，一適當的沉積)而被填入一種絕緣材料420(例如，矽氧化物)。應注意到的是，在所描繪的實施例中，該絕緣材料420係完全地填入該些隔離溝槽418，因而不單純是襯裡該些溝槽418而已，此可以進一步貢獻到該裝置在此階段的結構完整性，使得其更適合用於進一步的處理。

在圖4I中，流動止擋特點422例如是利用任何適當的沉積及圖案化技術，而選配地被形成在該絕緣材料420的下表面上。該些流動止擋特點可以執行一或多個功能。例如，它們可以避免接著沉積的金屬層的非所要的流動。替代或是額外地，該些流動止擋特點可以在之後的接合時，在該工程基板以及CMOS晶圓之間提供一所要的間隙。因此，任何適當數量及定位的流動止擋特點422都可被設置以達成一或兩者的功能，並且該些流動止擋特點422可以是由任何適當的材料所形成的。例如，該些流動止擋特點422在某些非限制性的實施例中可以是由矽氮化物(SiN)所形成的。然而，如上所述，流動止擋特點422的使用是選配的。例如，此種特點在某些實施例中可被省略，例如是當利用熱壓縮於接合該工程基板與另一晶圓時。

如同在圖4J中所示，該絕緣材料420可被圖案化(其係利用任何適當的蝕刻技術)，以準備用於形成該工程基板與一CMOS晶圓之後的接合的接合位置。再者，該圖案化可以進一步界定先前相關圖3所述的隔離結構328。

在圖4k中，一清空(clear out)區域424可以穿過該第一矽裝置層308、矽氧化層312、第二矽裝置層310、以及氧化層314來加以形成。該清空區 域424可以將超音波傳感器的群組彼此隔離(例如，分開不同的超音波傳感器陣列)，即如同將會進一步在以下相關圖6所描述者。例如，在某些實施例中，該第一及第二矽裝置層308及310係只有在一對應於一超音波傳感器陣列的區域中被保留，其中該清空區域424係分開超音波傳感器陣列。該清空區域424可以在該超音波傳感器陣列的一周邊提供較容易的接達至該CMOS晶圓，例如是容許接達至焊墊或是其它的電連接特點。該清空區域424可以用任何適當的方式，例如是利用研磨、深反應性離子蝕刻(DRIE)以及電漿蝕刻以用於蝕刻該些矽裝置層及氧化層中的一或多個來加以形成。在某些實施例中，研磨再接著是DRIE係被使用。形成該清空區域424的替代的方式也是可行的。

如同在圖4L中所示，接合材料426接著可被形成在該工程基板上，以準備用於接合該工程基板與一CMOS晶圓。接合材料426的類型可以依據將被形成的接合類型而定。例如，該接合材料426可以是一種適合用於熱壓接合、共晶接合、或是矽化物接合的金屬。在某些實施例中，該接合材料可以是導電的，使得電性信號可被傳遞在如先前相關圖3以及接合點316b所述的工程基板以及CMOS晶圓之間。例如，在某些實施例中，該接合材料426可以是金，並且可以藉由電鍍來加以形成。在某些實施例中，用於晶圓層級的封裝的材料及技術可被應用在接合該工程基板與該CMOS晶圓的背景中。因此，例如被選擇來提供所期望的黏著、相互擴散阻障功能、以及高接合品質的金屬的堆疊可被使用，因而該接合材料426可包含此種金屬的堆疊。

圖4M-4P係有關用於與該工程基板接合的CMOS晶圓304的製備。如同在圖4M中所示，該CMOS晶圓304係包含該基底層(例如，一塊體矽晶圓)318、該絕緣層320、以及該金屬化322。一絕緣層428可以選配地被形成在該基底層318的背面上。

如同在圖4N中所示，層430及432可被形成在該CMOS晶圓304 上。該層430例如可以是一氮化層，並且可以藉由電漿輔助化學氣相沉積(PECVD)來加以形成。該層432可以是一氧化層，其例如是藉由氧化物的PECVD來加以形成。

在圖4O中，開口434可以從該層432而被形成至該金屬化322。此種開口可以被做成準備用於形成接合點。例如，在圖4P中，接合材料436可以在一或多個適當的位置處而被形成在該CMOS晶圓304上(藉由適當的沉積以及圖案化)，以用於接合該工程基板302與該CMOS晶圓304。該接合材料436可以是任何適當的材料，以用於與在該工程基板上的接合材料426接合。如先前所述，在某些實施例中，一低溫共晶接合可被形成，並且在此種實施例中，該接合材料426以及接合材料436可以形成一共晶對。例如，接合材料426以及接合材料436可以形成一銦-錫(In-Sn)共晶對、一金-錫(Au-Sn)共晶對、以及鋁-鍺(Al-Ge)共晶對、或是一錫-銀-銅(Sn-Ag-Cu)的組合。在Sn-Ag-Cu的情形中，該些材料中的兩種可被形成在該工程基板上以作為接合材料426，其中剩餘的材料係被形成為接合材料436。

如同在圖4Q中所示，該工程基板302以及CMOS晶圓304接著可被接合在一起，其在某些實施例中係產生一單石整合的結構，其係包含被垂直地設置在該CMOS晶圓304中的IC(例如，金屬化322)之上的密封的腔306。如先前所述，此種接合在某些實施例中可以只牽涉到低溫(例如，低於450℃)的使用，此可以避免損壞到該CMOS晶圓304上的金屬化層以及其它的構件。

在所描繪的非限制性的例子中，該接合可以是一共晶接合，使得該接合材料426以及接合材料436可以組合地形成接合點316a及316b。作為另一非限制性的例子的是，一熱壓接合可被形成，其係利用Au作為該接合材料。譬如，該接合材料426可包含一具有Ti/TiW/Au的晶種層(藉由濺鍍或者是其它方式來加以形成)，其中電鍍的Au係被形成在其上，並且該接合材料436可包含一具 有TiW/Au的晶種層(藉由濺鍍或者是其它方式來加以形成)，其中電鍍的Ni/Au係被形成在其上。該些鈦層可以作為黏著層。該些TiW層可以作為黏著層以及擴散阻障。該鎳可以作為一擴散阻障。該Au可以形成該接合。其它的接合材料亦可以替代地被使用。

接著，如同在圖4R中所示，該第二處理層410以及氧化層414可以用任何適當的方式而被移除。例如，研磨及/或蝕刻可被利用。該氧化層314可以作用為一用於移除該第二處理層410的蝕刻止擋。

如同在圖4S中所示，該氧化層314接著可以利用任何適當的蝕刻技術而被圖案化，以形成開口438。該些開口438係提供接達至該第二矽裝置層310的一在該CMOS晶圓304遠端的背面(或是上部)。如同在圖4T中所示，圖3的接點324以及焊墊326接著可被形成，其例如是藉由沉積以及圖案化一適當的導電材料(例如，鋁、銅、或是其它適當的材料)。再者，該氧化層314可以從覆蓋該些腔306的區域選配地被移除(用任何適當的方式)。換言之，該氧化層314可以從該超音波裝置的超音波傳感器區域被移除。

該裝置300接著可以藉由沉積以及圖案化該鈍化層330而被達成。如同先前相關圖3所述的，該鈍化層330可被圖案化以提供接達至該些接點324中的一或多個。

圖4A-4T的製造順序的各種特點現在係加以指出。例如，應該體認到的是，該製造順序並不牽涉到TSV的使用，因此相較於若TSV被使用，其係使得該製程較不昂貴及複雜的。該製程的良率因此可被增高。

此外，該製程並不利用化學機械式拋光(CMP)。例如，CMP並未被用在製備所述的接合階段的任一個，並且因此相較於若CMP步驟被執行的情形，該接合可靠度(並且因此良率)可被增大，同時成本可被降低。類似地，值得注意的是針對於該工程基板與該CMOS晶圓的低溫接合，該舉例說明的製造順序 並不包含任何致密化退火。此種退火的使用係降低接合可靠度，並且因此降低良率。再者，並且如先前所述的，用於該超音波傳感器的密封的腔的製造係與該CMOS熱預算脫鉤的，因此其係容許在將該工程基板的晶圓接合在一起時的高溫處理(例如，一高溫退火)的使用。

用於形成該些密封的腔306的製程亦可以使得形成具有所要的尺寸及間隔的腔變得容易。例如，該些腔306可以具有寬度W(參見圖3及4C)為約50微米、介於約5微米到約500微米之間、介於約20微米到約100微米之間、任何介於其之間的寬度或是寬度的範圍、或是任何其它適當的寬度。在某些實施例中，該寬度W可被選擇以最大化空隙比，此係為該些腔所耗用的面積量相較於周圍的結構所耗用的面積量。該些腔306可以具有深度D(參見圖4C)為約2微米、約0.5微米、約0.25微米、介於約0.05微米到約10微米之間、介於約0.1微米到約5微米之間、介於約0.5微米到約1.5微米之間、介於其之間的任何深度或是深度的範圍、或是任何其它適當的深度。在某些實施例中，該些腔係具有約50微米的寬度W、以及約0.2微米的深度D。在某些實施例中，該寬度W至該深度D的一比例可以是大於50、大於100、大於150、介於30到300之間、或是任何其它適當的比例。該比例可被選擇以提供該傳感器薄膜的所要的操作，例如是在一目標頻率下的操作。

在腔306之間的間隔亦可以被做成小的，儘管實際狀況是在腔306之間的空間量係影響到當形成該工程基板時可接合的面積。換言之，在該些腔306之間的距離越小，則可利用的接合表面越少，此係增加接合的困難度。然而，在此相關圖1、2、4A-4D及7(在以下敘述)所述的形成該工程基板的製程(包含在一氧化層中的腔的形成、低溫熔融接合、以及高溫退火)係使得緊密地隔開該些腔306成為實際可行的，同時仍然達成該工程基板的高的接合品質及良率。一般而言，因為該工程基板的形成並不限於一利用在此所述的技術的熱預算，所以 在利用設計規則上係提供彈性以最小化在腔306之間的可接合的區域。例如，小於5微米、小於3微米、或是小於2微米的在腔之間的間隔、以及其它的可能性都可以利用在此所述的製程來加以達成。

該裝置300在某些實施例中可以進一步被封裝及/或封入。例如，如同在圖5中的封裝的裝置500所展示的，該裝置300可被切割，並且和一基板506接合，該基板506可以是一電路板、一塑膠封裝襯板(例如，在某些實施例中係具有接觸接腳)、或是其它基板。一聲波介質502可被設置在該裝置300的超音波傳感器區域之上。該聲波介質可以是由聚矽氧烷、聚對二甲苯、或是任何其它提供所要的聲波性質的材料所形成的。進一步的封入可以是藉由密封劑504來加以提供。如先前相關圖3所述的，在某些實施例中，引線接合可被形成在接點324以及焊墊326之間，例如是引線接合325。該密封劑504可被設置以覆蓋此種引線接合，以保護其免於損壞(並且因此該引線接合325並未被顯示在圖5中)。任何適當的封入材料都可被使用於此種目的。因此，應該體認到圖3的裝置300可被封裝，並且封裝的方式並未限制到本申請案的各種特點。

圖6是描繪一超音波裝置的一部分的俯視圖，其可以利用裝置300的大致的結構。如圖所示，該超音波裝置600係包含一陣列的超音波傳感器602，其可以對應於先前相關圖3所述的CMUT。一密封環604可以實質或是完全地圍繞該些超音波傳感器602，儘管為了簡化起見，只有一部分的密封環604被描繪。該密封環可以藉由先前相關圖3所述的接合點316a來加以形成。在某些實施例中，該密封環604係提供一氣密密封，而一氣密密封是一種藉由一不中斷的輪廓來完全地封入一區域的密封。在某些實施例中，該密封環604係提供在一工程基板以及在一CMOS晶圓上的特點(例如，在一CMOS晶圓上的重分佈繞線層、在一CMOS晶圓上的積體電路、或是其它特點)之間的電互連。在某些實施例中，該密封環604係提供一氣密密封以及電互連。

先前相關圖4K所述的清空區域424可被設置在該密封環604的一周邊的周圍。如圖所示，該清空區域424可包含各種的特點，例如是焊墊606，其可以對應於圖3的焊墊326。

圖4A-4T的製造順序的替代方案也是可行的。例如，其並非是利用SOI晶圓以形成該工程基板302，而是一或多個塊體矽晶圓可被利用。例如，該第一SOI晶圓400及/或第二SOI晶圓408可被一塊體矽晶圓所取代。參照圖4D，利用SOI晶圓400及408的一項原因是該些BOX層404及314可以在該些處理層402及410被移除時作用為蝕刻止擋。類似的功能可以利用一塊體矽晶圓來加以達成，其係利用適當的摻雜以產生一摻雜的層。換言之，該塊體矽晶圓的一部分(例如是對應於矽裝置層308或310，並且具有在此針對於此種層所述的厚度的任一個)可被摻雜來呈現一比大部分的塊體矽晶圓更低的蝕刻速率。接著，該塊體矽晶圓可以從一背面被薄化(例如，被蝕刻)，直到在該摻雜的層變慢或是有效地停止為止(換言之，在該摻雜所在的深度係改變該蝕刻速率)。以此種方式，該摻雜梯度可以有效地作為一蝕刻止擋，並且因此大部分的基體晶圓可被移除，而只留下一所要的部分(例如，對應於矽裝置層308或310的摻雜的層)。或者是，塊體矽晶圓可被使用，並且利用一時控的蝕刻而被薄化至一所要的厚度。圖4A-4T的製造順序的其餘的部分可以用和相關SOI晶圓的利用所述的實質相同的方式來進行，並且因此可以類似地被用來產生圖3的裝置300。和SOI晶圓相比較，以此種方式來利用塊體矽晶圓的一優點是其相當低的成本。

從先前的內容來看，應該體認到的是圖1的方法可以被一般化，而不特定地受限於SOI晶圓，即如同在圖7中所做成者。如圖所示，該方法700可以在階段702開始於一具有密封的腔的工程基板從一第一晶圓以及一第二晶圓的形成，該第一晶圓可以是一SOI晶圓或是一塊體矽晶圓，該第二晶圓亦可以是一SOI晶圓或是一塊體矽晶圓。因此，應該體認到的是，方法700的階段702可以 牽涉到如同在圖1中的兩個SOI晶圓、兩個塊體矽晶圓、或是一SOI晶圓以及一塊體矽晶圓的使用。

用在階段702的兩個晶圓的一或兩者可以具有複數個被形成於其中的腔，使得將該兩個晶圓接合在一起可以產生適合使用作為CMUT的腔之密封的腔。為了確保在該兩個晶圓之間的強的接合，高溫的處理可被利用。例如，一高溫退火可以在一低溫晶圓接合(例如，低溫熔融接合)之後加以利用。因此，在某些實施例中，高溫及低溫的一組合可被用在形成該工程基板上。如同相關圖1所述的，高溫在某些實施例中可以是超過450℃，其係為超過的話CMOS IC通常會受損的一溫度臨界值。再者，就如同在階段102的接合，該兩個晶圓在階段702的接合可以在真空中加以執行。

在階段704，該第一晶圓的厚度係被改變。若該第一晶圓是一SOI晶圓，則一第一晶圓的一處理層係被移除。若該第一晶圓替代的是一塊體矽晶圓，則其可以例如是藉由蝕刻而被薄化。如在此先前所敘述的，一時控的蝕刻可被使用、或是該塊體矽晶圓可包含一作用為蝕刻止擋的摻雜梯度。

由於階段704，該第一晶圓可以具有一相當小的厚度。例如，該第一晶圓在階段704之後的厚度可以是小於50微米、小於30微米、小於20微米、或是小於10微米。如同將會進一步在以下描述的，該第一晶圓在某些實施例中接著將會與一CMOS晶圓來加以接合，使得其係被設置在該CMOS晶圓以及該第二晶圓之間。一間隙可以用先前相關在圖3的CMOS晶圓304以及第一矽裝置層308之間的間隙所敘述的方式，而存在於該第一晶圓以及該CMOS晶圓之間。申請人已經體認到，若該第一晶圓太薄，則此間隙可以容許該第一晶圓能夠振動。此種振動可能是非所要的，例如是因為其可能會從該超音波傳感器產生非所要的諧波。因此，申請人已經體認到，該第一晶圓較佳的應該是具有一足夠的厚度以提供剛性，此係避免此種非所要的振動。因此，根據一實施例，階段704係 被執行以使得該第一晶圓的厚度是介於4微米到50微米之間、介於5微米到30微米之間、介於6.5微米到20微米之間、介於8微米到15微米之間、或是採用在此種範圍內的任何厚度或是厚度的範圍。儘管該第一晶圓可以因此是薄的，但申請人已經體認到該第二晶圓在方法700的此階段可以提供充分的結構支撐，以容許該工程基板的進一步的處理。

在階段706，該工程基板可以用和相關圖1的階段106所敘述的相同方式，與一具有積體電路的CMOS晶圓來加以接合以形成一整合的裝置。該第一晶圓可以靠近該CMOS晶圓的接合表面來加以配置，其例如是藉由接合該第一晶圓的一背面與該CMOS晶圓。因此，所產生的結構依序可包含一CMOS晶圓、該第一晶圓、以及該第二晶圓。如先前所述，根據所執行的接合類型，一間隙可以存在於該CMOS晶圓以及該第一晶圓之間，例如是如同相關圖3的第一矽裝置層308以及CMOS晶圓304所敘述者。

在階段708，該第二晶圓的厚度係被改變。若該第二晶圓是一SOI晶圓，則該工程基板的第二晶圓的處理層係用任何適當的方式而被移除，例如是藉由研磨接著是蝕刻的一組合。若該第二晶圓替代的是一塊體矽晶圓，則其例如可以藉由蝕刻而被薄化。一時控的蝕刻可被使用、或是該塊體矽晶圓可包含一作用為蝕刻止擋的摻雜梯度。

如同圖1的方法100，該方法700係在某些實施例中產生和一CMOS晶圓整合的一工程基板，其中該工程基板只包含兩個矽層。此種結構係具有先前相關圖1所述的益處。

電連接可以用和相關圖1所述的相同的方式，而被做成在該CMOS晶圓上的IC以及該工程基板的密封的腔之間，以提供有功能的超音波傳感器。

根據該方法700，圖4A-4T的製造順序的一替代方案是一其中一 SOI晶圓以及一塊體矽晶圓係被用來形成該工程基板的實施例。參照圖4A，該SOI晶圓400係被替換成一在其前表面及後表面上具有氧化物的塊體矽晶圓。換言之，減去該BOX層404的圖4B的結構可被使用。接著，腔可以用和如同在圖4C中所示的相同的方式，而被形成在該塊體矽晶圓的正面上的矽氧化層中。換言之，目前的實施例可以和在圖4C中所展示者只不同在於該BOX層404可以是不存在的，因為一塊體矽晶圓係在此實施例中被使用。

該具有腔的塊體矽晶圓接著可以與一例如是SOI晶圓408的SOI晶圓來加以接合。因此，本實施例可以與圖4D的結構只不同在於該BOX層404可以是不存在的。

之後，在本實施例中的處理可以用和在圖4E-4T中所繪的相同的方式來進行。

圖4A-4T的製造順序的又一和該方法700一致的替代方案係相關圖8A-8D來加以描繪。在此，製造係如同在圖8A中所示地，利用圖4A的SOI晶圓400來開始。在圖8B中所示，下一階段係與圖4B的階段相同的。

接著，如同在圖8C中所示，腔806係被形成在該矽氧化層312中。該些腔806係延伸穿過該矽氧化層312，停止在該第一矽裝置層308上。此種配置可以藉由蝕刻該矽氧化層312來加以達成，其係利用該第一矽裝置層308係作用為一蝕刻止擋的一種蝕刻。利用該第一矽裝置層308作為一蝕刻止擋係使得該些腔806的深度的精確的控制變得容易。

接著，如同在圖8D中所示，該SOI晶圓400(其中腔806係延伸穿過該矽氧化層312)係和一塊體矽晶圓808接合。該塊體矽晶圓808係包含一矽層810、在該矽層810的一前表面上的氧化層314、以及在該矽層810的一後表面(或是背面)上的氧化層414。因此，該些腔806在此製造階段可加以密封。

之後，製造可以用和如同相關圖4E-4T所展示的實質相同的方式 來進行。換言之，在圖8D中描繪的階段之後，該對準標記可被轉移至該塊體矽晶圓。該塊體矽晶圓808接著可以從該背面(從氧化層414被設置所在的側)而被薄化，以達成一結構是類似於圖4F的結構。從此階段開始，該薄化的塊體矽晶圓可以用和如同在圖4G-4T中的第一矽裝置層308相同的方式來加以處理。

和該裝置相關的各種參數可被選擇來最佳化該裝置的效能。此種參數的例子係包含該些腔的深度D(在圖8D的非限制性的實施例中是藉由矽氧化層312的厚度來加以決定)、氧化層314的厚度、該些腔的寬度W、該些腔的間距、以及所產生的薄膜的厚度。例如，該些腔的深度D以及氧化層314的厚度可被選擇來最佳化該超音波傳感器在成像模式中的發送及接收功能，並且亦容許低電壓的操作。舉例來說，該薄膜厚度、腔寬度以及間距可被選擇以使得在高強度聚焦超音波(HIFU)模式中的低頻操作變得容易，並且可被用來控制該超音波傳感器的靈敏度及頻寬。

圖4A-4T的製造順序的另一替代方案係有關於對應該密封的腔306的底部電極的隔離。如同在圖3中所示，隔離結構328可加以設置，並且如同相關圖4G-4J所繪的，在某些實施例中，該些隔離結構328是被填入絕緣材料的溝槽。然而，替代的隔離結構也可被利用，其中一種隔離結構係包含藉由該第一矽裝置層308的摻雜所形成的隔離區域。換言之，其並非是在隔離是所要的每一個位置處形成溝槽(例如，在圖4G中的溝槽418)，摻雜邊界可以替代地被利用，例如是用以界定一或多個反向偏壓的二極體。一個例子係被描繪在圖9中。

圖9的裝置900係代表圖3的裝置300的一實施方式，其中摻雜邊界係被用來產生該些隔離結構328。在圖9中，該第一矽裝置層308係被展示為具有三種不同類型的區域，其係代表在摻雜上的差異。該些區域902係代表該矽材料的基礎摻雜。該些區域904係代表電極區域，並且與該些區域902相反摻雜的。該些區域906係選配的，其係代表具有和該些電極區域904相同的摻雜物類型的 區域，但是具有一較低的摻雜濃度。由於該些區域902及904的相反的摻雜，因此在電極區域904之間的隔離可以藉由利用一如同所展示的適當的摻雜模式而被產生，以在該些電極區域904之間產生p-n接面。該些p-n接面在某些實施例中可以是被反向偏壓的。

一適當的摻雜設計係針對於區域902為輕摻雜的N型，區域904是重摻雜的P型，並且區域906是輕摻雜的P型。然而，在一替代實施例中，區域902可以是輕摻雜的P型，區域904可以是重摻雜的N型，並且區域906可以是輕摻雜的N型。在任一情節下，硼都可以作為該P型摻雜物，並且磷或是砷可以作為該N型摻雜物，儘管替代物也是可行的。該些區域902、904及906的摻雜濃度可被選擇以提供所要的電性特性。

區域902、904及906的摻雜可以用任何適當的方式來加以產生。根據某些實施例，離子植入及擴散(例如，經由高溫退火)的一組合可被利用。如同在圖9中所示，該些區域904及906可以延伸穿過第一矽裝置層308的整個厚度，其厚度先前已經加以敘述。為了將該些摻雜區域904及906延伸穿過此種厚度，具有例如是750keV、1MeV、介於500keV到2MeV之間、或是高達10MeV的離子植入可以和擴散退火關聯，其之一組合在某些實施例中可加以重複，直到該些摻雜區域904及/或906延伸穿過該第一矽裝置層308為止。然而，因為此種高能量的植入可以深入貫穿到該第一矽裝置層308之中，所以較低能量的植入可以額外被用來確保該第一矽裝置層308的較淺的深度亦被摻雜到。該植入的能量以及該退火持續期間及溫度可以依據所用的摻雜物的類型而定，因為某些摻雜物可以比其它摻雜物更容易到達較大的深度(例如，對於相同給定的植入能量而言，硼可以比磷植入的更遠)。

該些區域902、904及906的尺寸可被選擇以提供所要的電性特性。例如，該尺寸可被最佳化以降低例如是在不同的電極區域904之間的寄生電 容。由於區域904係代表對應於該些腔306的電極區域，因此它們可以被製作尺寸以提供一所要的電極尺寸。例如，該些區域904可以具有寬度是實質等於該些腔306的寬度W，儘管在替代的實施例中，區域904可以具有一比該些腔的寬度W(參見圖3)更小的寬度，此可能是有利於降低無效的(寄生的)電容。

如先前所述，該些區域906是選配的，並且因此在某些實施例中可被省略。該些區域906可以降低在該些電極區域904之間的無效電容，並且因此當被包含在內時，其可以具有任何適當的尺寸以執行此種功能。例如，在某些實施例中，和該些電極區域904的寬度相比較，該些區域904可以是相當大的。因此，區域904及906的位置可被控制以提供相關於該些腔306的所要的尺寸及間隔。

該些區域902可以電連接至任何適當的電壓。在某些實施例中，該些區域902可以是浮接的。在其它實施例中，該些區域902可以關聯到一偏壓電壓。例如，區域902當被摻雜P型時可以是電性接地的、或是當被摻雜N型時可以關聯到一高電壓(例如，一高電壓軌)。在某些實施例中，作為一非限制性的例子的是，該些區域902可以關聯到如同可被用在超音波成像應用的背景的一介於約20到300伏特之間的電壓(例如，介於約30到120伏特之間、介於約50到250伏特之間、介於約60到90伏特之間、或是在這些範圍內的任意值或是任意的值的範圍)。在某些實施例中，該些區域902可被偏壓在和被用來偏壓作為用於該超音波傳感器的一薄膜的第二矽裝置層310相同的(或是實質相同的)電壓。

儘管圖9是描繪該第一矽裝置層308的圖案化的摻雜，但應該體認到的是圖案化的摻雜亦可以用和相關第一矽裝置層308所敘述的相同的方式而被使用於該第二矽裝置層310。因此，互連且摻雜的超音波傳感器薄膜可被形成在該第二矽裝置層310中。例如，該第二矽裝置層310的多個具有較高的摻雜的不同的區域可以和具有相同的摻雜物種的較低的摻雜的區域交錯的。其它的模 式也是可行的。

在其中該第一及第二矽裝置層308及310都是摻雜的那些實施例中，在該兩層之間相對的摻雜可加以選擇來提供所期望的電性特性。例如，區域904以及該第二矽裝置層310可以是相反摻雜的，並且被摻雜至不同的濃度以放大一偏壓電壓。例如，該些區域904可以是摻雜P+的，並且該第二矽裝置層310可以是摻雜N-的。此種配置可以橫跨該腔306來產生一額外的電壓降(例如，1伏特的數量級)，此係由該N及P摻雜的不同的功函數所產生的。若該些區域904是摻雜N型的，則同樣將該第二矽裝置層310摻雜N型可能是有利的，以避免由於該功函數而失去一電壓降。

圖4A-4T的製造順序的一進一步的替代方案係有關於該工程基板所接合到的物品。如同已經例如相關裝置300所敘述的，該工程基板在某些實施例中係和一CMOS晶圓接合。在某些實施例中，該CMOS晶圓係包含積體電路。在某些實施例中，該CMOS晶圓係包含積體電路以及被處理於其上的重分佈層。在某些實施例中，該CMOS晶圓可以只包含被處理於其上的重分佈層。進一步的替代方案也是可行的。例如，該工程基板可以替代地與一中介體來加以接合，其係為一種被配置在兩個裝置中間並且具有被配置以將該兩個裝置電耦接一起的電性(而且有時是實體)互連之裝置(例如，該工程基板以及另一例如是球格陣列或其它裝置的裝置)。在某些實施例中，該工程基板可以與一不包含積體電路的晶圓來加以接合，而該晶圓可包含用於與該第一及/或第二矽裝置層通訊電性信號的佈線。例如，在某些實施例中，該工程基板可以與一包含被配置以重分佈電性信號至一較小或較大的基板的佈線線路的晶圓來加以接合，並且該晶圓因而在此可被稱為一"重分佈晶圓"。

一進一步的替代方案係有關於做成電性接觸至該第二矽裝置層310的方式。如先前所述，在圖3的實施例中，電性接觸可以例如是利用一引線 接合325而被做成在該接點324以及該焊墊326之間。如同在圖10中所示，一具有一替代的結構的裝置1000係利用從該接合點316a至該第二矽裝置層310的一貫孔1002。以此種方式，一內嵌的接點可被使用，因而引線接合可加以避免。當該第一及第二矽裝置層為電性隔離的是所要的時候，適當的絕緣特點(例如，一絕緣襯墊)可以在某些實施例中被用來隔離該貫孔1002與該第一矽裝置層308。然而，如先前所述的，在某些實施例中，將該第一矽裝置層308的一區域(例如，圖9的區域902(當包含時))電性關聯到和該第二矽裝置層310相同的電位可能是所期望的，因而在此種實施例中，並無絕緣特點可被設置於該貫孔1002。

應該體認到的是，該貫孔1002並非傳統的TSV，因為其所穿過的厚度，亦即該第二矽裝置層310、該矽氧化層312、以及該第一矽裝置層308的厚度可以是相當小的，例如是具有先前在此相關此種結構所述的尺寸的任一個。

作為一進一步的替代方案的是，代表一內嵌的接點的貫孔1002可以不通過該第二矽裝置層310，而是可以延伸在該接合點316a以及該第二矽裝置層310的接近該腔306的底部側之間，而同樣藉由一適當的絕緣特點(例如，一絕緣襯墊)來與該第一矽裝置層308絕緣的。一例子係被描繪在圖11中，其中裝置1100係包含從該接合點316a延伸至第二矽裝置層310的表面的內嵌的貫孔1102，但是其並不通過該第二矽裝置層310。一額外的互連1104可以從該金屬化322而被設置到該接合點316a，並且該金屬化322可以如圖所示地連接至該焊墊326，此係從該焊墊326形成一連續的電性路徑至該貫孔1102。然而，其它用於提供電性接達至該貫孔1102的配置也是可行的。

在一像是圖11的配置之配置中，該貫孔(例如，貫孔1102)例如可以在接合該工程基板與該CMOS晶圓之前，穿過該第一矽裝置層308以及矽氧化層312來加以製造(例如，在由圖4J所描繪的處理階段之後)，並且接合該工程基板與該CMOS晶圓的動作可以完成從該接合點316a至該第二矽裝置層310的電連 接。此種配置可以消除對於在如同在圖11中所示的第二矽裝置層310的上部之上的任何金屬的需要，此可以簡化製造並且改善藉由該第二矽裝置層310所形成的超音波傳感器薄膜的效能。

該裝置300的一進一步的替代方案係結合圖10及11的裝置的特點。圖10的貫孔1002可被納入，並且可以連接至在該第二矽裝置層310的上部之上的金屬化。圖11的互連1104也可以被納入。在此種實施例中，一電性路徑可以從該金屬化322被設置到在第二矽裝置310的上部之上的金屬化，而不需要引線接合。

該裝置300以及圖4A-4T的製造順序的一進一步的替代方案係有關於該些腔306是否為密封的。如同先前已經敘述的，在某些實施例中，該些腔306可以是密封的腔。然而，在替代的實施例中，該些腔306可以不被密封的，例如有一或多個開口至該些腔。一例子係被展示在圖12中。

該裝置1200係類似於圖3的裝置300，但不同的是在於開口係穿過該第二矽裝置層310而被設置到該些腔306。開口的兩種不同的非限制性的例子係被描繪。在某些實施例中，單一開口1202可被設置以用於一或多個(但不一定是全部的)腔306的每一個。在某些實施例中，多個開口1204可被設置以用於該一或多個(但不一定是全部的)腔的每一個。儘管兩種不同模式的開口係為了解說的目的而被展示在圖12中，但應該體認到的是單一模式(例如，只有開口1202、或是只有開口1204)可被使用於該整個裝置1200。再者，儘管該開口1202及1204係被展示為垂直地延伸穿過該第二矽裝置層310，但應該體認到的是開口的其它路徑與幾何亦可被利用。例如，沿著該裝置的側邊所形成的溝槽可被用來接達該些腔306。

該些開口1202及/或1204可以用任何適當的方式，並且在該裝置300的任何適當的處理階段加以形成。例如，該些開口1202及/或1204可以在圖4T 中所描繪的製造階段之後，利用一適當的蝕刻來加以形成。

開口1202及/或1204的存在可能會影響該超音波傳感器的損失及硬化、以及最終的操作頻率。例如，相較於若不包含該些開口，該些開口1202及/或1204將會導致該裝置更加作用為一寬頻裝置，並且產生改善的測距特性。該些開口1202及/或1204的尺寸係影響到頻率特徵，並且在某些實施例中，可被選擇以匹配該裝置1200的一亥姆霍茲(Helmholtz)共振頻率。

因此，開口1202及/或1204可能是有利於提供所要的超音波傳感器頻率特徵。例如，開口1202及/或1204可以使得在露天的應用(欠缺一轉換介質)中的超音波傳感器達成所要的頻率特性變得容易。

圖13係描繪隔離該些密封的腔306的隔離結構328的形狀的一個例子的俯視圖。如圖所示，在一實施例中，該些密封的腔306可以具有一圓形的輪廓。該些隔離結構328可以具有任何適當的形狀，以提供在超音波傳感器元件之間、或是如同在圖13中所示的在個別的超音波傳感器之間的充分的隔離。因此，在某些實施例中，該些隔離結構328可以實質或是完全地包圍(或圍繞)該些密封的腔306(當從一上方側觀看時)，儘管在替代的實施例中，它們可以不圍繞該些密封的腔。再者，在某些實施例中，該些隔離結構可以具有一在該密封的腔之內的輪廓(當從一上方側觀看時)。譬如，當摻雜區域被用來界定如同相關圖9所述的隔離結構時，該些摻雜區域可被設置以界定該些隔離結構的一輪廓，其係小於該密封的腔的一輪廓。

在某些實施例中，該些隔離結構328可以具有一多邊的輪廓。例如，一個八邊形的輪廓係被展示在圖13中，儘管應該體認到的是其它的輪廓也是可行的(例如，圓形、矩形、六邊形、一界定超過一半圓的輪廓、等等)。再者，如先前所述，在某些實施例中，該些隔離結構可以圍繞多個腔306，而不是個別地圍繞每一個腔。因此，各種用於該些隔離結構的配置是可行的。

該裝置300以及圖4A-4T的製造順序的一進一步的替代方案係有關於TSV的使用。如同先前已經敘述的，在此所述的許多實施例係避免對於TSV的需要，此可以在例如是便於製造、低成本、以及可靠度的方面提供重要的益處。但是，在某些實施例中，TSV可被利用。一個例子係相關圖14而被描述。

在某些實施例中，一具有TSV的晶圓可被用於形成一工程基板。圖14係描繪一包含矽1402以及TSV 1404的晶圓1400，其中有六個TSV。該晶圓1400例如可被使用來取代在圖4A-4T的製造順序中的一SOI晶圓。舉例而言，該晶圓1400可被用來取代第一SOI晶圓400。在此種情節中，於是圖4F的結構可以不同在於該第一矽裝置層308將會是被矽1402所取代，並且該些TSV 1404將會對準腔306。因此，該些TSV 1404可以作用為電極，因而於是可被使用作為例如圖9的摻雜設計的一替代方案以形成電極。

如同剛剛相關圖14所敘述的，涉及一具有TSV的晶圓的使用的一實施例可以簡化用於一工程基板的密封的腔的底部電極的製造，因為該些TSV可以作用為該些電極。該些腔可以透過適當的設計來與該些TSV對準。

至此所敘述的各種用於製造一工程基板以及接合該工程基板與一CMOS晶圓之方法係與晶圓微製造處理技術相容的，此係表示它們可以在微製造設備中加以執行。此種設備通常具有相關所容許的材料類型的嚴格的標準以及可加以執行的處理步驟。以下的範例的技術係利用至少部分可以在例如是後端晶圓尺寸的封裝設備的其它類型的設備中執行的製程。利用此種技術的一益處可以是較低的成本。

根據本申請案的一特點，晶圓層級的封裝技術可被實施來接合一具有在此所述類型的工程基板至一具有一IC的晶圓，例如是一CMOS晶圓。該晶圓層級的封裝可以利用重分佈技術。例如，該CMOS晶圓及/或該工程基板可以使得重分佈層被納入。具有一焊料球體陣列或者是其它形式的焊料可被用來將 該工程基板以及IC晶圓接合在一起。在某些實施例中，一載體晶圓可被加到該工程基板，以使得處理變得容易。

根據本申請案的另一特點，所謂的扇出或扇入技術可被用在接合一工程基板與一積體電路晶圓。一包含該IC晶圓的重組晶圓可被形成。扇出或是扇入技術可被用來在該重組晶圓上建立接合位置。該工程基板接著可以與該重組晶圓來加以接合。

在一替代方案中，一包含該工程基板的重組晶圓可被形成。該工程基板以及IC晶圓接著可被接合在一起。此種處理的一益處是該晶圓尺寸的接合可加以執行，即使該工程基板以及IC晶圓係具有不同的尺寸也是如此。

晶圓層級的封裝技術在一具有在此所述類型的工程基板與一IC晶圓的接合中的使用的一個例子係相關圖15A-15F來加以描繪。參照圖15A，一工程基板1500係被設置。該工程基板1500可以是在數個方面類似於先前敘述的工程基板302，使得某些相同的元件符號係被描繪。

如圖所示，該工程基板1500係包含複數個超音波傳感器，其中密封的腔306係被形成在第二矽裝置層310以及矽氧化層312之間。該工程基板1500可以不同於工程基板302在於該基板1501可被納入，而不是SOI晶圓400。該基板1501可以是一矽基板，其係具有一帶有從一種絕緣材料所形成的溝槽1503的矽晶圓1502。該些溝槽1503可被設置以隔離該矽晶圓1502的可以作為用於該些腔306的電極的區域。

在某些實施例中，如圖所示，該些溝槽1503可以延伸穿過該矽晶圓1502的厚度。在其它實施例中，該些溝槽1503可以部分地延伸穿過該矽晶圓1502，其係開始在該矽晶圓1502的一接近該些腔306的表面上，但是並不延伸穿過該矽晶圓1502的整個厚度。在此種情況中，該基板1501可以從該背面(該矽晶圓1502的一在該些腔306的遠端的表面)被薄化，以在一稍後的處理階段期間露出 該些溝槽1503。

在某些實施例中，該基板1501可以是足夠厚的，以提供足以容許用以形成該工程基板的超音波傳感器結構的處理步驟的執行的機械穩定性。例如，該基板1501可以是約400微米厚的、介於200微米到500微米之間、或是在該範圍內的任意值或是值的範圍。在某些實施例中，如同在以下進一步敘述的，若該些溝槽1503並未延伸穿過該矽晶圓1502的整個厚度，則該基板1501可以被薄化以露出該些溝槽1503。然而，即使在其中該基板1501被薄化的某些此種實施例中，其仍然可以保持充分厚的，以提供用於進一步的處理步驟的機械穩定性。然而，作為一進一步的替代方案的是，在某些實施例中，該基板1501可以在與一臨時的載體晶圓的接合之後被薄化，即如同將會相關圖15B描述者。

該工程基板1500可包含層1504及1506，其分別可以代表一導電層以及鈍化層。該層1504可以作用為一電性接點。一清空區域1508可被形成，以預期稍後做成電性接觸到一和該工程基板1500接合的CMOS晶圓。因此，從圖15A應該體認到該些上方的製程可以在該工程基板上加以執行，以提供電性接點、金屬化、鈍化、以及墊的開口。

接著，如同在圖15B中所示，該工程基板1500可以與一載體晶圓1510來加以接合。該載體晶圓1510可以使得進一步的處理變得容易，例如是在一晶圓尺寸的封裝廠。該載體晶圓可以是一玻璃晶圓、一矽晶圓、或是其它適當的材料，並且可以利用黏著劑或是其它適當的臨時的接合技術來與該工程基板1501來加以接合，因為如同在以下進一步敘述的，該載體晶圓1510稍後可被移除。從圖15B應該體認到該工程基板1500可以接近該工程基板的裝置側來與該載體晶圓1510來加以接合。換言之，該基板1501可以留著被露出。

如先前所述，在某些實施例中，該些溝槽1503可以不延伸穿過該矽基板1502的整個厚度。在此種實施例中，該基板1501一旦和該載體晶圓1510 接合後，即可被薄化。該薄化可加以執行至一適合露出該些溝槽1503的範圍。舉例而言，此種薄化可以牽涉到研磨或是噴塗式蝕刻。在某些實施例中，不論該些溝槽1503是否延伸穿過該矽基板1502，該基板1501都可以被薄化以提供小尺寸給該工程基板。例如，基板1501可被薄化至小於50微米、小於30微米、小於20微米、小於10微米、介於5到200微米之間、或是在此種範圍內的任意值或是值的範圍。薄化該基板1501到此種範圍可以藉助於該工程基板1500與該載體晶圓1510來加以接合，其中該載體晶圓1502可以提供結構的剛性。

如同在圖15C中所示，圖15B的結構接著可以進一步被處理以形成重分佈層。在某些實施例中，此種進一步的處理可以發生在一與到達圖15B的時點的處理不同的設施中。例如，到達圖15B的時點的處理可以發生在一微製造設施中，圖15B的結構接著被搬運到一晶圓尺寸的封裝廠，因而其餘的步驟係在該晶圓尺寸的封裝廠加以執行。若該基板1501係在藉由圖15B所表示的處理階段而被薄化，則此種薄化亦可以是在該晶圓尺寸的封裝廠加以執行的。

更詳細地說，從圖15B的結構到達圖15C的結構可包含開放該基板1501，以延伸該清空區域1508穿過該工程基板1500的整個厚度。此可以用任何適當的方式來加以完成。在某些實施例中，一鋸係被使用。一介電層1512、重分佈層(RDL)1516、以及介電層1514接著可被形成。該RDL 1516可以是由一金屬所形成的，並且如同所展示的，其可以被做成接觸該矽基板1502。因為該矽基板1502可以是高度摻雜的，所以該RDL 1516可以提供電性接達以控制該超音波傳感器的操作。在某些實施例中，該RDL 1516可被配置以提供對應於每一個超音波傳感器元件的單一焊料所做出的電極，儘管其它的配置也是可行的。焊料球1518可以選配地被形成，以使得該工程基板與一IC晶圓的後續的接合變得容易。在替代的實施例中，該焊料可被形成在該電路晶圓本身上，即如同相關在以下敘述的圖15D所描繪者。

實際上，在圖15C中，該些介電層1512及1514可以延伸到該清空區域1508中。那些層可以接觸該載體晶圓1510。為了圖示的簡化起見，該圖案並未被展示。當該些介電層1512及1514確實延伸到該清空區域1508中時，它們可以在該載體晶圓1510被移除時的後續的處理期間被移除。

圖15D係描繪一例如是CMOS晶圓的電路晶圓，其可以與一具有在圖15A-15C中描繪的類型的工程基板來加以接合。該電路晶圓1520可以具有與先前敘述的CMOS晶圓304共同的特點，使得某些相同的元件符號係出現。然而，該電路晶圓1520係額外包含重分佈結構，以使得與該工程基板的接合變得容易。這些重分佈結構係包含一介電層1522、一RDL 1526、以及介電層1524。焊料球1528係被設置以容許接合。

如先前所述，在某些實施例中，扇出或是扇入技術可加以實施，以使得該工程基板及裝置的製造變得容易。因此，舉例而言，該電路晶圓1520可以是包含一模具1530的一重組晶圓的部分。該模具1530可以容許橫跨一比單獨由該電路晶圓所提供者更寬的區域來定位該些接觸點(焊料球1528)中的某些個，此可以容許晶圓尺寸的封裝能夠被執行，即使該電路晶圓以及工程基板係被形成在不同的直徑上。當一重組晶圓被形成時，任何適當的成型材料都可被使用。

如同在圖15E中所示，該工程基板以及電路晶圓接著可被接合在一起。此接合可以是一晶圓層級的接合。儘管在該舉例說明的實施例中，焊料球係被展示在該工程基板以及該電路晶圓兩者中，但應該體認到的是在某些實施例中，它們可以只被設置在一個或是另一個上。

如同在圖15F中所示，該載體晶圓1510接著可被移除，並且剩餘的裝置可被切割及設置在一中介體1532上。該些介電層1512及1514的任何在該清空區域1508中的剩餘的量都可以從該清空區域來加以移除。一引線接合1534 可以提供電連接至該中介體。然而，替代方式也是可行的。例如，所產生的裝置可以用一種晶圓堆疊的配置來和其它晶粒加以堆疊。

在圖15A-15F的製造順序的一替代方案中，該清空區域1508可以在一不同的處理階段被擴大穿過該工程基板1500的整個厚度。當從圖15B的結構移動至圖15C的結構時，並非是延伸該清空區域1508穿過該工程基板，而是該清空區域可被維持如同在圖15B中所示的。該些介電層1512及1514以及RDL 1516可被形成。該工程基板可以和該電路晶圓焊料接合。該載體晶圓1510可被移除。在移除該載體晶圓1510之後，一鋸可被用來延伸該清空區域穿過該工程基板1500的整個厚度，此係容許利用一引線接合或是其它電連接器來電性接達至該電路晶圓1520。

儘管圖15A-15F的實施例係描繪其中一電路晶圓被形成為一重組晶圓的部分的一情節，但是其它實施例係將該工程基板形成為一重組晶圓的部分。圖16係描繪一個例子。

如同在圖16中所示，該工程基板1500可以藉由一模具1536而在三個側邊上被實質封入，以產生一重組晶圓。該模具1536可以是一種聚合物或是其它適當的成型材料。在某些實施例中，該模具1536可以是臨時的。該模具1536可被形成以產生一具有與一IC晶圓的那些尺寸實質相同的尺寸的重組晶圓。由於匹配的尺寸，包含該工程基板以及該IC晶圓的重組晶圓接著可以更輕易地加以接合。該模具1536接著可被移除。該載體晶圓1510接著可被移除。

因此，應該體認到的是，一重組晶圓的使用可以具有不同的目的。在某些實施例中，一重組晶圓可被用來容許在該IC晶圓上的電連接的扇出。在某些實施例中，為了晶圓接合的目的，該重組晶圓可被用來產生具有類似尺寸的晶圓。

作為圖15A-15F的製造的一進一步的替代方案，圖17係描繪其中 焊料球只被設置在該IC晶圓上的一實施例。換言之，圖17係類似於圖15E，其中差異是該些焊料球1518係被省略。反而，該些焊料球1528直接接觸RDL 1516。在一進一步的替代方案中(其並未被描繪)，該些焊料球1518係被保留，而該些焊料球1528係被省略。

從圖15A-15F及16的討論應該體認到本申請案的實施例係提供在一工程基板以及一電路晶圓的一或兩者上的RDL的晶圓層級的使用。該些晶圓可被接合在一起，並且接著被切割。在某些實施例中，經切割的裝置可被設置在一中介體上、或是貢獻到一較大的裝置以作為一晶粒堆疊的配置的部分。

應該體認到的是，根據本申請案的實施例的RDL的使用可以是為了提供電連接至相當小的特點之目的。例如，RDL 1516可以提供電性接觸至一超音波傳感器的電極區域。該超音波傳感器可以具有小的尺寸。例如，該工程基板的電極區域可以具有寬度實質等於或小於該些腔306的先前所列出的寬度W。RDL的此種使用係欲對照利用RDL來連接至焊墊。並非所有的實施例都在此方面受限的。

如上所述，具有在此所述類型的超音波裝置可以藉由在一第一矽裝置層308以及一第二矽裝置層310之間產生一腔來加以形成。在某些實施例中，該第一矽裝置層308可被配置為一底部電極，而該第二矽裝置層310可被配置為一薄膜。然而，應該體認到的是，其它的配置亦可被使用。一腔可以藉由圖案化一矽氧化層來加以形成。在某些實施例中，如同在圖4C的非限制性的例子中所繪的，該些腔並不延伸至該矽裝置層的表面。在其它實施例中，如同在圖8C的非限制性的例子中所繪，該些腔係延伸至該矽裝置層的表面。在這些實施例中，該矽裝置層可以作為一蝕刻止擋。在另外其它實施例中，一腔可以藉由蝕刻穿過該矽裝置層的一部分來加以形成。例如，一腔可以藉由蝕刻穿過一矽氧化層並且藉由蝕刻到該矽裝置層中來加以形成。以此種方式，相較於在圖 4C及8C中描繪的實施例，在該第一裝置層以及該第二裝置層之間的距離可被增大，因此導致該寄生電容的縮減。此外，若該部分蝕刻的矽裝置層係被配置以作為一薄膜，則該矽的蝕刻可以致能該超音波裝置的中心頻率的細微的調諧。譬如，該矽裝置層的蝕刻可以降低該移動的薄膜的彈簧常數，並且該中心頻率的位置因此可被移位朝向較低的頻率。調諧該超音波裝置的中心頻率的能力在該超音波裝置的頻譜響應的低頻端(例如，在小於10MHz的頻率)可以是特別重要的。在某些實施例中，該矽裝置層可被圖案化以形成一活塞薄膜(一種具有一較厚的中心區域以及較薄的週邊區域的薄膜)，其可以產生具有較少的亂真模式的頻率響應。再者，申請人已經體認到蝕刻該矽裝置層的一部分可以在該傳感器的壓力產生上具有一最小的影響。

圖4A-4T的製造順序的一和該方法700一致的替代方案係相關圖18A-18S來加以描繪，其中一矽裝置層係部分被蝕刻的。在某些實施例中，一腔可以藉由一外側的腔部分以及一內側的腔部分來加以界定，其中該外側的腔部分可以是比該內側的腔部分更深的。例如，該外側的腔部分可以完全地穿過該矽氧化層的一厚度並且部分地進入到該矽裝置層的一厚度而被蝕刻。相對地，該內側的腔部分的蝕刻可被停止在該矽裝置層中。因此，該外側的腔部分可以具有一比該內側的腔部分更大的深度。應該體認到的是，本申請案並未在此方面受到限制，因而在其它實施例中，該內側的腔部分可以具有一比該外側的腔部分更大的深度。其它的配置也是可行的。在此，製造係如同在圖18A中所示的開始於圖4A的SOI晶圓400。在圖18B中所示的下一階段係與圖4B的階段相同的。

接著，如同在圖18C中所示，外側的腔部分1802係被形成。該外側的腔部分1802係延伸穿過該矽氧化層312，並且部分地到該第一矽裝置層308中。儘管圖18C是一橫截面，應該體認到的是該些外側的腔部分1802中的一或多個可以形成一封閉的輪廓，例如是一圓圈、多邊形、或是其它結構。因此，該 些腔1802在某些實施例中可被視為一"甜甜圈"腔。一封閉的輪廓的一個例子係被描繪在圖18D中，其係為圖18C的俯視圖。如同在圖18D中所示，該些外側的腔部分1802的輪廓可以具有一第一直徑w1。在該些外側的腔部分之內的區域可以具有一第二直徑或寬度w2。應該體認到的是，任何適當數量的外側的腔部分1802都可被納入，因為本申請案並不限於在圖18C-18D中所描繪的例子。在某些實施例中，外側的腔部分可被配置以橫跨該矽氧化層的頂表面來形成一個二維陣列。在某些實施例中，矽氧化層312的蝕刻可以利用一第一蝕刻劑來加以執行，並且矽裝置層308的蝕刻係利用一第二蝕刻劑。在其它實施例中，單一能夠蝕刻兩種材料的蝕刻劑可被使用。

一外側的腔部分1802在該矽裝置層中的深度可加以選擇，以提供一所要的頻率響應。例如，在2×2胞的設計中，進入該矽裝置層中的蝕刻的部分的深度可以是介於約0.2微米到約2微米之間、介於約0.2微米到約1微米之間、介於約0.4微米到約0.8微米之間、介於約0.45微米到約0.55微米之間、或是在此種範圍之內的任何適當的範圍之間。作為另一例子的是，在單一胞的設計中，進入該矽裝置層中的蝕刻的部分的深度可以是介於約0.5微米到約5微米之間、介於約0.5微米到約3微米之間、介於約0.5微米到約1.5微米之間、介於約0.8微米到約1.2微米之間、介於約0.95微米到約1.05微米之間、或是在此種範圍之內的任意值。在某些實施例中，一時控的蝕刻係被用來提供一外側的腔部分1802進入該矽裝置層的一所要的深度。如同在圖18C中所示，D₁係代表該外側的腔部分1802的深度，而D₂係代表矽氧化層312的厚度。因此，該蝕刻到該第一矽裝置層308中的深度可以是等於D₁-D₂。

一外側的腔部分1802可以具有任何適當的外直徑w1以及內直徑w2。在某些實施例中，外直徑w1可以是介於100nm到500μm之間、介於30μm到200μm之間、介於50μm到100μm之間、或是在那些範圍之內的任意值。該內直 徑w2可以是介於0到w1之間，其係包含在那些範圍之內的任意值。例如，內直徑w2可以是小於400μm、小於200μm、小於100μm、小於50μm、小於25μm、小於10μm、或是小於任何其它適當的值。在某些實施例中，該內直徑w2可以是使得整個內側的腔部分806被蝕刻到矽裝置層308中。在某些實施例中，內直徑w2的最大值可以是使得內直徑w2係大到足以產生足夠的輸出壓力。

接著，如同在圖18E中所示，內側的腔部分806係被形成。內側的腔部分806可以作為圖3的腔306，其係具有和先前敘述的腔306相同的特點。在某些實施例中，外側的腔部分1802可以相鄰內側的腔部分806。在某些實施例中，一外側的腔部分1802可被圖案化以圍繞一內側的腔部分806。例如，一外側的腔部分1802可以具有一環形形狀、一方形形狀、一矩形形狀、或是任何其它適當的形狀。如同在圖18F中所示，內側的腔部分806可以藉由向下蝕刻該矽氧化層312的藉由該些外側的腔部分1802所畫界的部分到該矽裝置層308的表面來加以形成。或者是，內側的腔部分806可以不被蝕刻足夠深到延伸至該矽裝置層的表面。內側的腔部分806的寬度及深度可以是與那些相關圖4C所敘述者相同的。內側的腔部分806以及外側的腔部分1802可以利用不同的光罩而被圖案化。在某些實施例中，內側的腔部分806及1802可被視為用以產生單一具有一非均勻的深度的腔。換言之，某些實施例可被視為用以提供複數個腔，其中至少一個(而且在某些情形中全部)是在周邊比在其中心較深的。圖18F係描繪該矽裝置層的部分是如何因為該外側及內側的腔部分1802及806的形成而被露出的俯視圖。

接著，如同在圖18G中所示，該SOI晶圓400係和塊體矽晶圓808接合。應該體認到的是，SOI晶圓408在某些實施例中可被使用來替代塊體矽晶圓808。該塊體矽晶圓808可包括矽層810、在該矽層810的一前表面上的氧化層314、以及在該矽層810的一後表面(或背面)上的氧化層414。儘管圖18G係描繪一在SOI晶圓400以及塊體矽晶圓808之間的SiO₂-SiO₂接合，但應該體認到的是一 Si-SiO₂接合可以替代地被利用。例如，塊體矽晶圓808可以不包含矽氧化層314，因而矽層810可被置放以接觸矽氧化層312。為了確保在該兩個晶圓之間的強的接合，高溫的處理可被使用。例如，一高溫退火可以在一例如是低溫熔融接合的低溫晶圓接合之後加以利用。

接著，如同在圖18H中所示，塊體矽晶圓808的厚度可被改變。例如，氧化層414可被移除，並且矽層810可被薄化。矽層810的薄化可以經由蝕刻來加以執行。一時控的蝕刻可被用來薄化該矽層的一所要的量。在其中SOI晶圓408被使用來替代塊體矽晶圓808的實施例中，SOI晶圓408的處理層例如可以利用研磨及/或蝕刻製程而被移除。在圖18H中，矽氧化層312及314係整體被描繪為矽氧化層1804。

如先前相關圖3的隔離結構328所述的，在某些實施例中，電性隔離一或多個超音波傳感器可能是所期望的。因此，如同在圖18I中所示，一或多個隔離溝槽1806可被形成在矽層810中。在該舉例說明的實施例中，該些隔離溝槽1806係從該矽層810的一背面延伸至矽氧化層1804。

圖18J係描繪該些隔離溝槽1806可以利用任何適當的技術(例如，一適當的沉積)而被填入一種絕緣材料1808(例如，矽氧化物)。應注意到的是，在所描繪的實施例中，該絕緣材料1808可以完全地填入該些隔離溝槽1806。在某些實施例中，隔離溝槽1806可以例如是利用一氧化物(例如，矽氧化物)而被內襯的，並且可被填入另一種材料，例如是利用(摻雜或未摻雜的)多晶矽。

如同在圖18K中所示，該絕緣材料1808可被圖案化(其係利用任何適當的蝕刻技術)以準備用於形成用於該工程基板與一CMOS晶圓的稍後的接合之接合位置。圖案化絕緣層1808可以露出矽層810的部分1810。

如同在圖18L中所示，接合材料1812接著可被形成在部分1810上，以準備用於接合該工程基板與一CMOS晶圓。接合材料1812的類型可以是與 圖4L的的接合材料426的類型相同的。

在圖18M中，一清空區域1814可以穿過絕緣材料1808、矽層810、矽氧化層1804、矽裝置層308、以及BOX層304來加以形成。該清空區域1814可以將超音波傳感器的群組彼此隔離(例如，分開不同的超音波傳感器陣列)，即如上相關圖6所述者。例如，在某些實施例中，該些矽層308及810係只在一對應於一超音波傳感器陣列的區域中被保留，其中該清空區域1814係分開超音波傳感器陣列。該清空區域1814可以在該超音波傳感器陣列的一周邊提供較容易的接達至該CMOS晶圓，例如是容許接達至焊墊或是其它的電連接特點。該清空區域1814可以利用相關圖4K所述的技術的任一個而被形成。應該體認到的是，清空區域1814的形成可以在沿著該製程流程的任何其它適當的步驟加以執行。

接著，如同在圖18N中所示，該工程基板可被接合到CMOS晶圓304，其在某些實施例中係產生一包含密封的內側的腔部分806的單石整合的結構。如上所述，此種接合在某些實施例中可以只牽涉到低溫(例如，低於450℃)的使用，此可以避免損壞到該CMOS晶圓304上的金屬化層以及其它構件。接合可以利用相關圖4Q所述的技術的任一個來加以執行。為了便於圖示起見，CMOS晶圓304係被展示為空白的。然而，應該體認到的是，該CMOS晶圓304可以利用相關圖4M-4P所述的步驟的某些個或是全部來加以製備。

接著，如同在圖18O中所示，該處理層402以及氧化層405可以用任何適當的方式而被移除。例如，研磨及/或蝕刻製程可被利用。該BOX層404可以作用為一用於移除該處理層402的蝕刻止擋。BOX層404可以具有一厚度是介於0.5μm到5μm之間、介於0.5μm到3μm之間、介於0.5μm到2μm之間、或是介於0.5μm到1.5μm之間。在某些實施例中，BOX層404可以具有一1μm的厚度。

如同在圖18P中所示，側壁氧化物1816可被形成。該側壁氧化物可以作為一用於清空區域1814的襯墊。以此種方式，該矽裝置層進入該清空區 域1814的橫向的露出可加以避免。該側壁氧化物1816可以藉由在BOX層404上形成一氧化層來加以獲得，其係具有一厚度係介於約0.25微米到約0.75微米之間、介於約0.45微米到約0.55微米之間、或是在此種範圍之內的任意值。該BOX層404接著可以利用任何適當的蝕刻技術而被圖案化，以形成開口1818。該些開口1818係提供接達至該矽裝置層308的一在該CMOS晶圓304的遠端的背面(或是上部)。在某些實施例中，如同由圖18P的中間的開口1818所描繪的，一開口1818可被形成在一介於相鄰組的腔之間的區域中。

如同在圖18Q中所示，開口1818'可以穿過矽裝置層308以及矽氧化層1804來加以形成，以露出矽層810的一部分。以此種方式，接達至CMOS晶圓304的金屬化層可以經由矽層810以及接合材料1812來加以設置。

如同在圖18R中所示，接點1820接著例如可以藉由沉積以及圖案化一適當的導電材料(例如，鋁、銅、或是其它適當的材料)來加以形成。接點1820可以作為焊墊，以經由開口1818'來電性接達矽裝置層308及/或電性接達矽層810。

如同在圖18S中所示，一鈍化層可被形成在該接合的晶圓的頂表面上。在某些實施例中，一鈍化層係利用一或多種材料(例如Si₃N₄以及及/或SiO₂)來加以形成，儘管替代方案也是可行的。例如，一鈍化層可包括一被形成在BOX層404以及一矽氮化層1822上的額外的矽氧化物的層。在某些實施例中，該鈍化層可以覆蓋該些內側的腔部分806。以此種方式，一額外的絕緣材料的層係被設置在可被偏壓高電壓的薄膜以及一可被設置成接觸該超音波裝置的病患或是其它對象之間。因此，病患的安全性係被增高。再者，藉由在該些腔之上留下該鈍化層，製程步驟的數目可被減少。

應該體認到的是，圖18A-18S的製造步驟並不限於在圖式中所描繪的順序，因為任何其它適當的製造順序亦可被使用。再者，在某些實施例中， 並非所有的製程步驟都是必要的，因而一或多個製程步驟可被省略。

從圖18S應該體認到所產生的結構可包含具有一非均勻的深度的密封的腔。在所描繪的非限制性的例子中，該些腔係具有一U形橫截面。如先前所述，該些腔當從俯視圖來考量時，可以具有一圓形的、多邊形的、或是其它的形狀。例如，藉由腔1802以及內側的腔部分806的一組合所形成的該些舉例說明的密封的腔可被視為形成一碗狀腔。或者是，該些舉例說明的密封的腔可被視為代表一均勻的深度內側的腔部分806，其中一甜甜圈狀腔1802係被設置於其上(或是相鄰該內側的腔部分806)。應該體認到的是，其它的形狀亦可被使用。

如上所述，一具有此種非均勻的深度的腔的使用可以藉由降低該傳感器的寄生電容及/或容許調諧該傳感器的中心頻率而為有利的。

如上所述，蝕刻一矽裝置層的一部分可以致能該超音波裝置的頻率響應的細微的調諧，且/或可以降低和一腔相關的寄生電容。在圖18A-18S中所描繪的非限制性的實施例中，外側的腔部分1802可以除了內側的腔部分806之外而被形成，因此產生一具有非均勻的深度的腔。在其它實施例中，該些腔可以利用單一蝕刻製程來加以形成，同時仍然(至少部分地)延伸到該矽裝置層中，並且可以具有一均勻的深度。此種配置的一個例子係被描繪在圖19A中。如同所繪的，腔1902可以藉由蝕刻矽氧化層312並且藉由部分地蝕刻矽裝置層308來加以形成。在某些實施例中，腔1902可以藉由蝕刻矽氧化層312、蝕刻矽裝置層308、剝除用於該蝕刻的光阻、以及形成與圖案化一新的光阻層以將該氧化物從該腔的中心蝕刻掉來加以形成。在某些實施例中，一新的光阻遮罩可被圖案化，並且矽氧化層312可以從一腔1902的中心而被蝕刻掉。在某些實施例中，該些腔1902的寬度W可以是與該些內側的腔部分806的寬度相同的。該些腔1902的深度D'可以是介於約0.1微米到約5微米之間、介於約0.5微米到約5微米之間、介於約1微米到約5微米之間、介於約0.1微米到約1微米之間、介於約0.5微米到約1.5微米 之間、或是在此種範圍之內的任意值。在圖19A中所描繪的裝置可以進一步根據在圖18A-18S中所描繪的製造步驟來加以處理。所產生的裝置係被描繪在圖19B中。如同所繪的，該些腔1902係部分地延伸到矽裝置層308中，並且利用單一蝕刻製程而被形成。該些腔1902在此非限制性的例子中係具有一均勻的深度。

本申請案的特點可以提供一或多個益處，其中的某些益處先前已經加以敘述。現在所敘述的是此種益處的某些非限制性的例子。應該體認到的是，並非所有的特點及實施例都一定提供現在所敘述的益處的全部。再者，應該體認到的是，本申請案的特點可以提供現在所敘述的那些益處之外的額外的益處。

本申請案的特點係提供適合用於單石地整合的超音波傳感器以及CMOS結構(例如，CMOS IC)的形成的製程。因此，操作為超音波裝置(例如，用於超音波成像及/或高強度的聚焦超音波(HIFU))的單一基板裝置係被達成。

在至少某些實施例中，該些製程可以是可靠的(例如，其特徵為高的良率及/或高的裝置可靠度)、可擴充至大量的、以及執行起來相當價格低廉的，因此貢獻到一用於CUT的商用的實際的製程。例如是TSV的形成的複雜且昂貴的處理技術的使用、CMP的使用、以及低溫氧化物接合的致密化退火的使用可加以避免。再者，該些製程可以提供小的超音波裝置的製造，其係使得可攜式的超音波探針的產生變得容易。

在某些特點中，該些製程係容許一工程基板與一電路晶圓在一晶圓尺寸的封裝設施中的接合，相較於在一微製造設施中執行該接合，此係提供降低的成本。再者，重分佈以及扇出或扇入技術的使用可被納入，其係容許電路晶圓與工程基板的接合，即使當該兩者係具有不同的尺寸、或是當來自該兩者的晶粒係具有不同的尺寸時也是如此。RDL以及扇出及/或扇入的使用亦可容許在該工程基板中的設計變化，而不需要該電路晶圓或是在該兩者之間的介面 層的重新設計。

至此已經敘述此申請案的技術的數個特點及實施例，所體認到的是各種的改變、修改、及改良都將會輕易地為該項技術中具有通常技能者所思及。此種改變、修改、及改良係欲落在此申請案中所敘述的技術的精神及範疇之內。例如，該項技術中具有通常技能者將會容易思及用於執行該功能及/或獲得該些結果及/或在此所述的優點中的一或多個的各種其它裝置及/或結構，因而此種變化及/或修改的每一個係被認為是在此所述的實施例的範疇之內。熟習此項技術者僅僅利用常規的實驗就會體認到或是能夠確定在此所述的特定實施例的許多等同物。因此，所欲理解的是先前的實施例只是舉例被呈現而已，並且在所附的申請專利範圍及其等同範圍的範疇之內，本發明的實施例可以與明確所敘述者不同地加以實施。此外，若在此所述的兩個或多個特點、系統、物件、材料、套件、及/或方法並非相互不一致的，則此種特點、系統、物件、材料、套件、及/或方法的任意組合係內含在本揭露內容的範疇之內。

作為一非限制性的例子的是，各種的實施例已經被敘述為包含CMUT。在替代的實施例中，PMUT可被使用以取代CMUT、或是額外地被使用。

再者，如先前所述，某些特點可以被體現為一或多種方法。被執行作為該方法的部分的動作可以用任何適當的方式來排序。於是，其中動作係以一不同於所描繪的順序來加以執行的實施例可加以建構，其可包含同時執行某些動作，即使該些動作在舉例說明的實施例中是被展示為依序的動作。

如同在此所界定及使用的所有定義都應該被理解為優於字典的定義、在被納入作為參考的文件中的定義、及/或所定義的術語之普通的意義。

除非另有清楚相反地指出，否則如同在此的說明書中以及在申請專利範圍中所用的不定冠詞"一"及"一個"都應該被理解為表示"至少一個"。

如同在此的說明書中以及在申請專利範圍中所用的措辭"及/或" 應該被理解為表示該些因此聯合的元件的"任一或是兩者"，亦即元件在某些情形中是結合地存在，而在其它情形中則是分離地存在。多個利用"及/或"所表列的元件應該用相同的方式來加以解釋，亦即該些因此聯合的元件的"一或多個"。除了藉由該"及/或"子句明確被指明的那些元件之外的元件可以選配地存在，而不論其是否相關或是不相關那些明確被指明的元件。

如同在此的說明書中以及在申請專利範圍中所用的，關於一或多個元件的一表列的措辭"至少一個"應該被理解為表示至少一選自該表列的元件中的任一個或多個元件之元件，但是不一定包含明確地被表列在該表列的元件內的每一個元件的至少一個，而且並不排除在該表列的元件中之元件的任意組合。此定義亦容許除了在該措辭"至少一個"所參照到的表列的元件之內明確地被指明的元件之外的元件可以選配地存在，而不論是否相關或是不相關那些明確所指明的元件。

再者，在此使用的措辭及術語係為了說明之目的，因而不應該被視為限制性的。"包含"、"包括"、或是"具有"、"內含"、"涉及"以及其之在此的變化的使用係意謂涵蓋之後所表列的項目以及其等同物與額外的項目。

Claims (23)

1. 一種製造超音波裝置之方法，該方法係包括：在一具有一第一矽裝置層以及一介電層的第一晶圓中形成複數個腔，其係藉由完全地蝕刻穿過該介電層的一第一厚度並且藉由部分地蝕刻穿過該第一矽裝置層的一第二厚度；以及接合一具有一第二矽裝置層的第二晶圓與該第一晶圓，使得該複數個腔係被設置在該第一裝置層以及該第二裝置層之間。
2. 如申請專利範圍第1項之方法，其中接合該第二晶圓與該第一晶圓係包括在一大於500℃的溫度下退火該接合的第一及第二晶圓。
3. 如申請專利範圍第1項之方法，其中接合該第二晶圓與該第一晶圓係包括形成一Si-SiO ₂接合或是一SiO ₂-SiO ₂接合。
4. 如申請專利範圍第1項之方法，其進一步包括薄化該第二矽裝置層的一部分。
5. 如申請專利範圍第1項之方法，其進一步包括在一小於450℃的溫度下接合一CMOS晶圓與該接合的第一及第二晶圓。
6. 如申請專利範圍第5項之方法，其進一步包括將一接合材料設置成接觸該第二矽裝置層，並且其中接合該CMOS晶圓與該接合的第一及第二晶圓係包括將該CMOS晶圓的一金屬化層設置成電性接觸該接合材料。
7. 如申請專利範圍第1項之方法，其中該第一晶圓是一絕緣體上矽(SOI)晶圓，並且該第二晶圓是一塊體矽晶圓。
8. 如申請專利範圍第1項之方法，其中該複數個腔中的至少一個係包括一內側的腔部分以及一至少部分地圍繞該內側的腔部分的外側的腔部分，該外側的腔部分係具有一比該內側的腔部分更大的深度。
9. 如申請專利範圍第8項之方法，其進一步包括藉由完全地蝕刻穿 過該介電層的該第一厚度並且藉由部分地蝕刻穿過該第一矽裝置層的該第二厚度來形成該外側的腔部分。
10. 如申請專利範圍第9項之方法，其進一步包括藉由完全地蝕刻穿過該介電層的該第一厚度直到該第一矽裝置層的至少一部分係被露出為止，來形成該內側的腔部分。
11. 如申請專利範圍第10項之方法，其中該外側的腔部分係具有一介於100nm到500μm之間的寬度。
12. 如申請專利範圍第11項之方法，其中該內側的腔部分係具有一小於400μm的寬度。
13. 如申請專利範圍第1項之方法，其進一步包括形成一鈍化層以覆蓋該複數個腔。
14. 一種設備，其係包括：一晶圓；第一及第二矽裝置層，其係被形成在該晶圓的個別的表面上；複數個腔，其係被形成在該第一及第二矽裝置層之間，其中該複數個腔中的至少一個係延伸穿過一被設置在該第一及第二矽裝置層之間的介電層並且部分穿過該第一矽裝置層。
15. 如申請專利範圍第14項之設備，其中該第一及第二矽裝置層係被摻雜至少10 ¹⁵摻雜物/cm ³。
16. 如申請專利範圍第14項之設備，其進一步包括一透過一接合材料來電連接至該第二矽裝置層的金屬化層。
17. 如申請專利範圍第14項之設備，其中該複數個腔中的該至少一個係包括一延伸穿過該介電層並且部分穿過該第一矽裝置層的外側的腔部分、以及一延伸穿過該介電層但是不穿過該第一矽裝置層的內側的腔部分。
18. 如申請專利範圍第17項之設備，其中該外側的腔部分係具有一比該內側的腔部分更大的深度。
19. 如申請專利範圍第17項之設備，其中該外側的腔部分係至少部分地圍繞該內側的腔部分。
20. 如申請專利範圍第19項之設備，其中該外側的腔部分係具有一介於100nm到500μm之間的寬度。
21. 如申請專利範圍第20項之設備，其中該內側的腔部分係具有一小於400μm的寬度。
22. 如申請專利範圍第14項之設備，其進一步包括一延伸穿過該第一矽裝置層、該介電層、以及該第二矽裝置層的清空區域。
23. 如申請專利範圍第14項之設備，其進一步包括一鈍化層，該鈍化層係被設置在該第一矽裝置層之上並且覆蓋該複數個腔中的該至少一個。