TW201812771A - 半導體裝置 - Google Patents

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Abstract

本發明提供一種由可達到低消耗電力化之目的之FinFET所構成的半導體裝置。本發明之半導體裝置具備：驅動器電路DRV，其具有複數之FinFET；記憶體單元MC，其具有複數之FinFET，並經由字元線Wn～Wn＋2從驅動器電路DRV接受第1輸出信號的供給；第1電源配線Lgd0，其供給第1電源電位；第2電源配線Lgd1，其供給第2電源電位；以及接地電位設定電路GSV，其與第1電源配線Lgd0、第2電源配線Lgd1以及驅動器電路DRV連接，選擇第1電源電位或第2電源電位，並供給到驅動器電路DRV作為動作電位。接地電位設定電路GSV所選擇的第1電源電位或第2電源電位，供給到驅動器電路DRV所包含的複數之FinFET之中的N型FinFETFN3。

Description

半導體裝置
本發明係關於一種半導體裝置，特別係關於一種由FinFET（Field Effect Transistor，場效電晶體）所構成的半導體裝置。
例如由平面型FET構成邏輯電路的半導體裝置已為人所習知。在平面型FET中，例如於半導體基板形成源極區域與汲極區域，並隔著形成在半導體基板上的閘極絶緣膜，配置閘極電極。藉由對源極區域與閘極電極之間供給電位，於源極區域與汲極區域之間的半導體基板的區域形成空乏層，並形成反轉層。
在由平面型FET所構成的半導體裝置中，對半導體基板供給偏壓電壓（以下亦稱為基板偏壓電壓）的所謂基板偏壓技術已為人所習知。在該技術中，藉由控制基板偏壓電壓，便可控制所形成之空乏層的擴張，進而變更平面型FET的閾值電壓，以達到低消耗電力化之目的。基板偏壓技術，例如記載於專利文獻1以及專利文獻2。
另一方面，有別於平面型FET，FinFET亦為人所習知。隨著半導體裝置趨向細微化發展，像FET這樣的元件的構造也跟著進化，為了得致穩定的開關動作，使用了稱為FinFET的肋部型通道的3維構造的絶緣閘極型FET（MOSFET），逐漸成為構成邏輯電路等的標準元件構造。FinFET，具有成為通道的半導體區域被閘極電極夾住的構造，其在20nm以下的半導體裝置中，被認為係用來形成標準FET的構造。FinFET，例如記載於非專利文獻1。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利第3557275號公報 [專利文獻2] 日本專利第3701756號公報 [非專利文獻]
[非專利文獻1] D. Hisamoto, et al., “FinFET-A Self-aligned Double-gate MOSFET Scalable to 20nm” IEEE Trans. Electron Devices, Vol. 47, no. 12, pp. 2320-2325, 2000.
[發明所欲解決的問題] 在FinFET中，係令被閘極電極所夾住之半導體區域在完全地空乏化（以下亦稱為完全空乏化）的狀態下動作。藉此，在FinFET中，開關特性優異。然而，欲像平面型FET那樣，利用基板偏壓電壓，控制空乏層的擴大，有其困難。因此，會發生「欲採用在平面型FET所使用之基板偏壓技術，以變更閾值電壓，進而達到低消耗電力化之目的，有其困難」此等問題。
於專利文獻1以及專利文獻2，記載了基板偏壓技術，於非專利文獻1，雖揭示了FinFET的構造，惟並未記載「在由FinFET所構成之半導體裝置中，達到低消耗電力化之目的」的技術內容。
其他的問題與新穎性特徴，根據本說明書的記述以及所附圖式，應可明瞭。 [解決問題的手段]
本發明一實施態樣之半導體裝置，包含：第1電路，其具有複數之FinFET；第2電路，其具有複數之FinFET，並經由第1信號配線從第1電路接受第1輸出信號的供給；第1電源配線，其供給第1電源電位；第2電源配線，其供給具有與第1電源電位相異之絶對值的電位的第2電源電位；以及第1選擇電路。在此，第1選擇電路，與第1電源配線、第2電源配線以及第1電路連接，選擇第1電源電位或第2電源電位，將其供給到第1電路所包含的複數之FinFET之中的第1FinFET作為動作電壓。
在本發明一實施態樣中，上述的半導體裝置，具有靜態型記憶體單元。因此，半導體裝置，可視為係半導體記憶裝置。當以該等方式觀察時，在本發明一實施態樣中，便可提供出一種可降低消耗電力的半導體記憶裝置。 [發明的功效]
若根據本發明一實施態樣，便可提供出一種由可達到低消耗電力化之目的的FinFET所構成的半導體裝置。
以下，根據圖式詳細説明本發明的實施態樣。另外，在用來說明實施態樣的全部圖式中，對相同的部分原則上會附上相同的符號，其重複説明，原則上省略。
（實施態樣1） ＜平面型FET與FinFET＞ 為了更容易理解實施態樣1，首先，針對平面型FET與FinFET進行説明。在此，係以N通道型的平面型FET以及FinFET為例進行説明，惟在P通道型的平面型FET以及FinFET中也是同樣。另外，在以後的説明中，N通道型的FinFET，亦稱為N型FinFET，P通道型的FinFET，亦稱為P型FinFET。另外，當以電路記號表示FinFET時，會對P型FinFET的閘極電極附加○記號，以與N型FinFET作區別。
＜＜平面型FET＞＞ 圖1，係表示平面型FET的電流電壓特性的特性圖。在圖1中，横軸，係表示源極、閘極間電壓Vgs，縱軸，係表示汲極電流Id。在此，縱軸的刻度，係對數(例如常用對數)。亦即，汲極電流Id，以對數表示之。横軸所示之閘極、源極間電壓Vgs，係表示源極電極與閘極電極之間的電壓差（電位差）。例如，横軸所示之“0”，係表示源極電極與閘極電極之間的電位差為0V。另外，“Vcc”，係表示源極電極與閘極電極之間的電位差為Vcc，且係表示相對於源極電極，對閘極電極供給正的電位Vcc。同樣地，“－Vee”，係表示源極電極與閘極電極之間的電位差為Vee，且係表示相對於源極電極，供給負的電位Vee。
在圖1中，曲線Vbs（0），係表示當形成了平面型FET的半導體基板與源極電極之間的電位差為0V時的汲極電流Id的變化。亦即，曲線Vbs（0），係表示在對源極電極與半導體基板之間，供給0V的基板偏壓電壓的狀態下，令閘極、源極間電壓Vgs，從－Vee變化到Vcc以上時所流過之汲極電流Id的變化。另外，曲線Vbs（－2），係表示在以源極電極的電壓為基準，對半導體基板供給－2V的基板偏壓電壓的狀態下，令閘極、源極間電壓Vgs，從0V以下變化到Vcc以上時所流過之汲極電流Id的變化。
當利用平面型FET構成邏輯電路時，會對閘極電極供給低位準或高位準的電位。在此，低位準，例如係與對源極電極所供給之電位相同的電位，高位準，例如係圖1所示之電位Vcc。因此，平面型FET的閘極、源極間電壓Vgs，會在圖1所示之0V與Vcc之間變化，該電壓範圍（電位範圍），為動作範圍。
如圖1所示的，在0V的基板偏壓電壓Vbs（0）的狀態下，即使在閘極、源極間電壓Vgs為0V的切斷狀態時，仍會產生較大的汲極電流Id成為洩漏電流。相對於此，在－2V的基板偏壓電壓Vbs（－2）的狀態下，閾值電壓變高，在閘極、源極間電壓Vgs為0V的切斷狀態時，可令作為洩漏電流而產生之汲極電流Id減少4個位數左右。如是，藉由使用基板偏壓技術，便可在平面型FET中，達到低消耗電力化之目的。
圖2，係表示在供給了並非0V之既定基板偏壓電壓的狀態下的平面型FET的等價電路圖。圖2，係以電容耦合模型表示等價電路。在圖2中，被○所包圍的±的記號，係表示產生閘極、源極間電壓Vgs的等價電壓源以及產生基板偏壓電壓Vbs的等價電壓源。另外，Vss，係表示對源極電極所供給之接地電位Vss。
在圖2中，Cox，係表示隔設在半導體基板與閘極電極之間的閘極絶緣膜的電容，Cd，係表示空乏層（半導體基板）的電容。亦即，Cox，係通道（反轉層）與閘極電極之間的閘極絶緣膜電容；Cd，係通道（反轉層）與半導體基板之間的空乏層電容。通道的電位（電位勢）Vch，等價地由閘極絶緣膜電容Cox與空乏層電容Cd的串聯連接所決定。平面型FET的開關特性，亦即在閾限以下區域的汲極電流的傾斜度S，可用以下式（1）表示之。
S＝kT／q・Ln10［1＋Cd／Cox］…..（1）。在式（1）中，k係表示波茲曼常數，T係表示溫度，q係表示電量子，Ln係表示自然對數。
當基板偏壓電壓Vbs增大時，空乏層會擴大，故空乏層電容Cd會變小，傾斜度S也會變小。在此，傾斜度S，係指令汲極電流Id變化1個位數所必要之閘極、源極間電壓Vgs的變化量。因此，所謂傾斜度S變小，意指閘極、源極間電壓Vgs的變化較小，同時汲極電流變化較大，此意味著開關特性改善。另外，在擴大的空乏層中，於此所包含之持有負電荷的雜質數增加，故汲極電流Id的特性，相對於對閘極電極所供給之電位朝正方向移動。亦即，開關特性改善，藉此，閾值電壓變高。
＜＜FinFET＞＞ 圖3，係表示平面型FET的電流電壓特性與FinFET的電流電壓特性的特性圖。在圖3中，横軸以及縱軸，與圖1相同。另外，圖3所示之曲線Vbs（0）以及Vbs（－2），與圖1所説明之曲線Vbs（0）以及Vbs（－2）相同，故省略説明。
關於FinFET的構造，雖會在之後用圖5進行説明，惟當令閘極、源極間電壓Vgs，從0V以下變化到電位Vcc以上時，汲極電流Id，會以圖3虛線所示之曲線Fin－Id的方式變化。FinFET的汲極電流Id的變化，比起平面型FET的汲極電流Id的變化而言，更陡峻，具有陡峻的開關特性。
圖4，係表示FinFET的等價電路圖。圖4的等價電路，亦與圖2同樣，以電容耦合模型表示之。FinFET，在完全空乏化的狀態下動作。亦即，被閘極電極所夾住的半導體區域（通道），完全空乏化。因此，相當於應成為空乏層電容Cd的一側的電極的半導體基板的區域並不存在。其結果，在FinFET中，空乏層電容Cd並不存在。藉此，表示流過FinFET的汲極電流的傾斜度S的式子，從上述的式（1）變化成如式（2）所示。
S＝kT・Ln10［1］…..式（2）。在式（2）中，式（1）所示之括弧內的第2項（Cd／Cox）並不存在，故傾斜度S，比起平面型FET而言，為更小的值，FinFET具有良好的開關特性。例如，在室溫T＝300K下，可實現60（mV／位數）的理想值。在此，60（mV／位數），係表示令汲極電流Id變化1個位數所必要之閘極、源極間電壓Vgs的變化量為60mV。因此，即使令FinFET為切斷狀態（非導通狀態）時所流過的汲極電流Id，與令供給了基板偏壓電壓的平面型FET為切斷狀態時所流過的汲極電流Id相同，FinFET為導通狀態（導通狀態）時所流過的汲極電流Id，仍可比令供給了0V的基板偏壓電壓的平面型FET為導通狀態時所流過的汲極電流Id更大。
如圖4所示的，由於供給基板偏壓電壓的端子並不存在，故電位勢Vch，等價地根據並聯連接的閘極絶緣膜電容Cox變化。因此，利用基板偏壓電壓，變更FinFET的閾值電壓，有其困難。
圖5，係以示意方式表示實施態樣1之FinFET的構造的俯視圖以及剖面圖。圖5（A），係以示意方式表示FinFET的構造的俯視圖，圖5（B），係表示圖5（A）之A－A’剖面的示意剖面圖。半導體基板500的既定區域，如圖5（B）所示的，3維地突出。該突出之半導體區域CHR的一部分，在俯視觀察時，如圖5（A）所示的，被閘極電極502所覆蓋。並未被閘極電極502所覆蓋之半導體區域的部分，成為FinFET的源極區域以及汲極區域，被閘極電極502所覆蓋之半導體區域的部分，成為通道。在圖5（A）中，源極區域，以符號CHR（S）表示，汲極區域，以符號CHR（D）表示。在圖5中雖省略，惟源極區域CHR（S），與源極電極連接，汲極區域CHR（D），與汲極電極連接。
用圖5（B）説明被閘極電極502所覆蓋的部分。在半導體基板500的主面上與突出之半導體區域CHR的主面上，形成了絶緣膜501以及閘極絶緣膜。在圖5（B）中，形成於突出之半導體區域CHR的右側的薄閘極絶緣膜，以符號GIR表示，形成於半導體區域CHR的左側的薄閘極絶緣膜，以符號GIL表示，形成於半導體區域CHR的上側的薄閘極絶緣膜，以符號GIU表示。在薄閘極絶緣膜GIR、GIL、GIU以及厚絶緣膜501上，形成了閘極電極502。
閘極電極502，具有：形成在閘極絶緣膜GIR上的閘極電極部GR、形成在閘極絶緣膜GIL上的閘極電極部GL，以及形成在閘極絶緣膜GIU上的閘極電極部GU。在突出之半導體區域CHR中，隔著閘極絶緣膜GIR、GIL被閘極電極部GR、GL所夾住的半導體區域，以符號DPR表示。另外，在此，係以N型FinFET為例，故半導體基板500以及半導體區域CHR，為P型半導體。
接著，用圖6以示意的方式説明，相對於源極電極[源極區域CHR（S）]，令供給到閘極電極502的電位上升的態樣，亦即令閘極、源極間電壓Vgs以變大的方式變化時的狀態。
圖6，係用來說明FinFET的狀態的示意圖。在此，係顯示出閘極、源極間電壓Vgs依照圖6（A）、圖6（B）以及圖6（C）的順序變大時的半導體區域DPR的狀態。亦即，圖6（A），顯示出供給了第1閘極、源極間電壓Vgs時的狀態，圖6（B），顯示出供給了比第1閘極、源極間電壓Vgs更大的第2閘極、源極間電壓Vgs時的狀態。再者，圖6（C），顯示出供給了比第2閘極、源極間電壓Vgs更大的第3閘極、源極間電壓Vgs時的狀態。
藉由對閘極電極部GL、GR供給電位，以在閘極電極部GL與GR所夾住之半導體區域DPR中，產生空乏層。此時，閘極電極部GL與GR，利用閘極電極部GU電連接，故閘極電極部GL的電位變化與閘極電極部GR的電位變化同步。藉此，從夾著閘極絕緣膜GIL、GIR的閘極電極部GL以及GR的各自的附近，產生空乏層。
在第1閘極、源極間電壓Vgs之下，如圖6（A）所示的，從閘極電極部GL、GR的附近，產生空乏層DPR1。在該狀態下，在半導體區域DPR中，並未空乏化之區域，存在於空乏層DPR1之間。該並未空乏化之區域，發揮作為空乏層電容（基板電容）Cd的電極的功能，在閘極電極部GL、GR與半導體基板500之間，形成了空乏層電容Cd。
當增大閘極、源極間電壓Vgs，而供給第2閘極、源極間電壓時，如圖6（B）所示的，空乏化之區域擴大，空乏層，從圖6（A）所示之DPR1擴大到DPR2，並未空乏化之區域變窄。由於比起圖6（A）而言，空乏層擴大，故空乏層電容Cd的值變小。
再者，當增大閘極、源極間電壓Vgs，而供給第3閘極、源極間電壓時，如圖6（C）所示的，空乏化之區域擴大，空乏層，從圖6（B）所示的DPR2擴大到DPR3。在該狀態下，藉由分別供給到閘極電極部GL、GR的電壓而產生的空乏層DPR3互相接觸，故於半導體區域DPR不存在並未空乏化的區域，而形成完全空乏化的狀態。由於不存在並未空乏化的區域，故不存在發揮作為空乏層電容Cd的電極的功能的區域，閘極電極部GL、GR與半導體基板500之間的空乏層電容Cd變成不存在。
另外，在圖6（C）所示的狀態下，於半導體基板500，即使相對於源極電極[源極區域CHR（S）]供給負的基板偏壓電壓，空乏層電容Cd仍不存在。
＜＜閘極電容＞＞ 如上所述的，FinFET，在完全空乏化的狀態下，不存在空乏層電容（基板電容）Cd。在平面型FET以及FinFET中，電容附隨於閘極電極。以下將附隨於閘極電極的電容稱為閘極電容。該閘極電容，可視為係由包含上述之空乏層電容在內的複數種類的電容的分量所形成者。
本發明人，令閘極、源極間電壓Vgs變化，並測定變化之閘極電容，以作成表示閘極、源極間電壓與閘極電容之關係的特性圖。圖7，係表示閘極、源極間電壓與閘極電容之關係的特性圖。圖7，使用所謂的“分離CV法”，以與對基板電極分量Cgb以及對擴散層電極分量Cgs分離的方式，測定並描繪閘極電容的分量。對基板電極分量Cgb，相當於上述的空乏層電容Cd。另外，令源極電極（源極區域）與汲極電極（汲極區域）電性短路，並將閘極電極與源極電極（汲極電極）之間的電容，測定作為對擴散電極分量Cgs。該對擴散電極分量Cgs，包含上述的閘極絶緣膜電容Cox。
在圖7中，横軸，係表示閘極、源極間電壓Vgs，縱軸，係表示閘極電容的值。閘極、源極間電壓Vgs，在圖7所示之斜線區域的範圍內，為0V，在斜線區域內的右側，係相對於源極電極，對閘極電極供給正的電位，越右側，對閘極電極所供給之電位越大。相對於此，在斜線區域內的左側，係相對於源極電極，對閘極電極供給負的電位，越左側，負的電位越大。例如，在斜線區域中，顯示為PT0的位置，係閘極、源極間電壓Vgs為0V的位置，從該位置向右側，對閘極電極所供給之正的電位變大。相對於此，從位置PT0向左側，對閘極電極所供給之負的電位變大。
在圖7中，實線Cgb，係表示平面型FET的閘極電容之中的對基板電極分量Cgb，實線Cgs，係表示平面型FET的閘極電容之中的對擴散電極分量Cgs。另外，對基板電極分量Cgb與對擴散電極分量Cgs的總和，以虛線表示為平面型FET的閘極電容PL－FET。再者，在圖7中，一點鏈線FinFET，係表示FinFET的閘極電容。
在平面型FET中，當對閘極電極所供給之電位較低時，通道區域的表面會形成累積狀態，並出現較大的對基板電容Cgb。當對閘極電極所供給之電位變高時，空乏層會擴大，對基板電容Cgb會消失。另外，當對閘極電極所供給之電位變高時，會形成反轉層，故會出現包含閘極氧化膜電容在內的對擴散層電容Cgs。
因此，在平面型FET中，當相對於源極電極，對閘極電極供給負的電位時，包含對基板電容Cgb在內的寄生電容會增大。若閘極電容增大，則對該平面型FET的閘極電極供給信號的前段電路（包含FET在內）的負荷也會增大，此會導致信號的延遲或是／以及消耗電力的增大。
另一方面，在FinFET中，如用圖6所説明的，在完全空乏化的狀態下，相當於對基板電極電容Cgb的空乏層電容Cd並不存在。因此，在完全空乏化的狀態下，通道的反轉層消失，此時，對基板電極電容Cgb以及對擴散電極電容Cgs二者變得不存在。因此，當相對於源極電極，對閘極電極供給負的電位時，便可令閘極電容減小。FinFET，係在完全空乏化的狀態下動作，惟若將FinFET的動作範圍（運作範圍）設為圖7所示的範圍，則可在斜線區域中，令FinFET的閘極電容減小。另外，由於在此情況下可提高通道的位能障壁，故可抑制洩漏電流。其結果，便可減輕前段電路的負荷，並達到避免信號的延遲或是／以及減少消耗電力之目的。
另外，在FinFET中，當相對於源極電極，逐漸增大對閘極電極所供給之負的電位時，如用圖6（B）以及（A）所説明的，由於產生了並未空乏化的區域，故空乏層電容逐漸變大。藉此，如圖7所示的，FinFET的閘極電容變高。
在FinFET中，利用基板偏壓電壓變更閾值電壓有其困難。另外，通道，係肋部形狀的薄膜態樣。當在令通道完全空乏化的狀態下動作時，由於通道內的雜質數較少，故即使改變雜質濃度，能夠變更閾值電壓的範圍仍很狹窄。
因此，在實施態樣1中，係利用構成FinFET的閘極電極的形成材料的工作函數，設定閾值電壓。例如，作為閘極絶緣膜，使用HfO2 （氧化鉿）系的high－k（高介電常數）材料，並適當地堆疊以TiN（氮化鈦）、TaN（氮化鉭）以及Al（鋁）為分量的金屬材料，以形成閘極電極，藉此，便可控制工作函數，並設定成吾人所期望的閾值電壓。
圖8，係表示該實施態樣1之FinFET的電流電壓特性的特性圖。與圖1以及圖3同樣，在圖8中，横軸係表示閘極、源極間電壓Vgs，縱軸係表示用對數表現的汲極電流Id。
在圖8中，曲線Low－WF，係表示藉由設定形成閘極電極的材料的工作函數以降低閾值電壓的FinFET的汲極電流Id的特性。另外，曲線High－WF，係表示藉由設定形成閘極電極的材料的工作函數以提高閾值電壓的FinFET的汲極電流Id的特性。在以下的説明中，將閾值電壓較低的FinFET，稱為Low－WF，將閾值電壓較高的FinFET，稱為High－WF。
當利用工作函數設定閾值電壓時，FinFET的開關特性，在維持其形狀的狀態下，會形成朝閘極、源極間電壓Vgs變大的方向或變小的方向平行移動的特性。因此，便可在傾斜度S維持60mv／位數的狀態下，形成Low－WF或High－WF。
在以上的説明中，係以N型FinFET為例進行説明，惟P型FinFET也是同樣。例如，在N型FinFET中，說明了藉由以源極電極為基準，對閘極電極供給負電位，便可令閘極電容減小的技術內容。亦即，闡述了藉由對閘極電極供給令N型FinFET形成切斷狀態的電位，便可令FinFET的閘極電容減小的技術內容。在P型FinFET中，則係藉由以源極電極為基準，對閘極電極供給正的電位，進而令P型FinFET形成切斷狀態。此時，與N型FinFET同樣，亦可達到令閘極電容減小之目的。
另外，在圖5以及圖6中，係說明將從半導體基板500突出之半導體區域當作FinFET的通道使用的態樣，惟並非僅限於此。例如，亦可在半導體基板500上形成絶緣層，並在該絶緣層上，形成作為FinFET的通道的半導體區域。另外，由於只要對閘極電極部GL與GR同步供給電位即可，故亦可不形成閘極電極部GU。
＜由FinFET所構成的電路＞ 如上所述的，在N型FinFET中，藉由相對於源極電極，對閘極電極供給負的電位，便可達到令閘極電容減小之目的。另外，在P型FinFET中，藉由相對於源極電極，對閘極電極供給正的電位，便可達到令閘極電容減小之目的。因此，在該實施態樣1中，在由FinFET所構成的電路（例如邏輯電路），且係對閘極電極供給有別於對源極電極所供給之電位的另一電位的電路區塊中，會相對於源極電極，對閘極電極供給負的電位（N通道型）或正的電位（P通道型）。亦即，相對於對源極電極所供給之電位，對FinFET的閘極電極供給絶對值更高、極性為負（N通道）或正（P通道）的電位。
然而，吾人認為，即使是具有對閘極電極供給有別於對源極電極所供給之電位的另一電位的FinFET的電路區塊，例如在透過相對較長的信號配線或長信號配線對閘極電極供給信號的電路區塊中，信號配線與半導體基板之間的對基板電極電容會變大。此時，會發生控制信號配線所傳送之信號的振幅有其效用的情況。
因此，在實施態樣1中，當將對閘極電極賦予有別於對源極電極所供給之電位的另一電位的電路區塊視為第2電路時，會設置選擇對該第2電路供給信號的第1電路所輸出之輸出信號的電位的選擇電路。利用該選擇電路，便可選擇令閘極電容減小或是控制信號的振幅。例如，在具有透過相對較長之信號配線接受信號供給的第2電路的部分中，選擇電路，令具有限制信號振幅之電位的輸出信號從第1電路輸出。相對於此，在具有透過短信號配線接受信號供給的第2電路的另一電路部分中，選擇電路，令具有減少閘極電容之電位的輸出信號從第1電路輸出。
＜靜態型記憶體＞ 接著，說明由FinFET所構成之電路的一例。圖9，係表示實施態樣1之靜態型記憶體的構造的電路圖。在圖9中，SRAM－B，表示靜態型記憶體。靜態型記憶體SRAM－B，雖會在之後說明一例，惟其係與其他的電路區塊一起，形成於1個半導體基板，而內建於1個半導體裝置。
在該實施態樣1中，靜態型記憶體SRAM－B，具備：記憶體陣列（第2電路）MARY、周邊電路、電源電路PWCK以及控制電路CNT。在此，周邊電路，具有：列解碼器RDEC、行解碼器CDEC以及感測放大器SAMP。
記憶體陣列MARY，具備：配置成陣列（行列）狀的複數之靜態型記憶體單元（以下亦簡稱為記憶體單元）MC、配置於陣列的各列的複數之資料線對，以及配置於陣列的各行的複數之字元線（第1信號配線）。雖會在之後進行説明，惟複數之記憶體單元MC，各自具備一對輸入輸出節點IO、／IO與選擇節點nSL。排列於陣列之列的複數之記憶體單元MC的輸入輸出節點IO、／IO，與配置於該列的資料線對連接，排列於陣列之行的複數之記憶體單元MC的選擇節點nSL，與配置於該行的字元線連接。
在圖9中，描繪出配置成陣列狀的記憶體單元MC之中的排列在第n列且第n行到第n＋2行的記憶體單元MC，作為代表。另外，顯示出配置成陣列的複數之資料線對之中的排列在第n列的記憶體單元MC的輸入輸出節點IO、／IO所連接的第n列的資料線對Dn、／Dn作為代表。再者，顯示出配置成陣列的複數之字元線之中的排列在第n行～第n＋2行的記憶體單元MC的選擇節點nSL所連接的字元線Wn～Wn＋2作為代表。在陣列中，剩下的列以及行也是同樣，記憶體單元MC排列著，排列在同一列的記憶體單元MC的輸入輸出節點IO、／IO，與對應之列的資料線對連接，排列在同一行的記憶體單元MC的選擇節點nSL，與對應之行的字元線連接。
排列成陣列狀的複數之記憶體單元MC，彼此具有相同的構造，故說明配置在第n行、第n列的記憶體單元MC的構造作為代表。記憶體單元MC，具備：一對反相器電路IV1、IV2，以及構成轉接開關的N型FinFET（第2FinFET）FN1、FN2。雖會在之後用圖11進行説明，惟反相器電路IV1、IV2各自係由N型FinFET與P型FinFET所構成。亦即，反相器電路IV1、IV2，均係由所謂的CMOS電路構成的反相器電路。反相器電路IN1與反相器電路IV2，各自的輸入與輸出交叉連接，利用反相器電路IV1、IV2，構成具有一對輸入輸出節點nF、／nF的正反器電路FF。
正反器電路FF的輸入輸出節點nF，與N型FinFETFN1的源極電極或汲極電極連接，N型FinFETFN1的汲極電極或源極電極，與記憶體單元MC的輸入輸出節點IO連接。同樣地，正反器電路FF的輸入輸出節點／nF，與N型FinFETFN2的源極電極或汲極電極連接，N型FinFETFN2的汲極電極或源極電極，與記憶體單元MC的輸入輸出節點／IO連接。該N型FinFETFN1、FN2的閘極電極，與對應的字元線Wn連接。記憶體單元MC的輸入輸出節點IO、／IO以及正反器電路FF的輸入輸出節點nF，／nF所連接之N型FinFETFN1、FN2的電極，根據所供給之電壓的關係，決定發揮作為源極電極的功能或是發揮作為汲極電極的功能。因此，在此，敘述為與源極電極或汲極電極連接。
列解碼器RDEC，具備：解碼器電路DEC－R、接地電位設定電路（第1選擇電路）GVS，以及驅動器電路（第1電路）DRV。對列解碼器RDEC，供給選擇信號SEL以及列位址信號R－Add。列位址信號R－Add，供給到解碼器電路DEC－R，被解碼。藉由將列位址信號R－Add解碼，解碼器電路DEC－R，將與列位址信號R－Add所指定之1條字元線對應的字元線選擇信號設為低位準，並將與剩下之字元線對應的字元線選擇信號設為高位準。解碼器電路DEC－R，雖輸出字元線選擇信號R0～Rp，惟例如藉由將列位址信號R－Add解碼，而將與字元線Wn對應的字元線選擇信號Wn設為低位準，並將與字元線Wn＋1、Wn＋2等剩下的字元線對應的字元線選擇信號（包含Wn＋1、Wn＋2在內）設為高位準。圖中雖並未顯示，惟該解碼器電路DEC－R，亦由複數之N型FinFET以及複數之P型FinFET所構成。
字元線選擇信號R0～Rp，供給到驅動器電路DRV。驅動器電路DRV，係由與各條字元線對應，並接受與字元線對應之字元線選擇信號供給的複數之單位驅動器電路所構成。在圖9中，雖僅描繪出與字元線Wn～Wn＋2對應，並接受與字元線Wn～Wn＋2對應之字元線選擇信號Rn～Rn＋2供給的單位驅動器電路UDRn～UDRn＋2，惟剩下的單位驅動器電路也構成同樣的構造。
複數之單位驅動器電路，彼此具有相同的構造，在此，以單位驅動器電路UDRn為代表，說明其構造。單位驅動器電路UDRn，具備：N型FinFET（第1FinFET）FN3，以及P型FinFETFP1。P型FinFETFP1的閘極電極與N型FinFETFN3的閘極電極，互相連接，對應的字元線選擇信號Rn供給到該連接點。另外，P型FinFETFP1的汲極電極與N型FinFETFN3的汲極電極，以共通的方式連接，並與對應的字元線Wn連接。電源電位Vcc透過電源配線（圖中未顯示）供給到P型FinFETFP1的源極電極，N型FinFETFN3的源極電極，與電源配線Lgd連接。在該實施態樣1中，用來令FinFET動作的接地電位Vgd，從接地電位設定電路GVS供給到電源配線Lgd。
利用P型FinFETFP1與N型FinFETFN3，構成將字元線選擇信號Rn相位反轉，並供給到字元線Wn的反相器電路。此時，反相器電路，係由P型FinFET與N型FinFET所構成，故係由CMOS電路所構成。
其他的單位驅動器電路也是同樣，成為由CMOS電路所構成的反相器電路。在此，各個單位驅動器電路內的N型FinFETFN3的源極電極，共通地與電源配線Lgd連接。
接地電位設定電路（第1選擇電路）GVS，具備由從控制電路CNT輸出之選擇信號SEL所控制的選擇器GSEL。接地電位設定電路GVS與第1電源配線Lgd0、第2電源配線Lgd1以及電源配線Lgd連接。亦即，選擇器GSEL的第1輸入節點S0與第1電源配線Lgd0連接，選擇器GSEL的第2輸入節點S1與第2電源配線Lgd1連接，選擇器GSEL的輸出節點G與電源配線Lgd連接。選擇器GSEL，根據供給到選擇節點GSL的選擇信號SEL的電位，將第1輸入節點S0或第2輸入節點S1與輸出節點G電連接。藉此，根據選擇信號SEL的電位，第1電源配線Lgd0或第2電源配線Lgd1與電源配線Lgd電連接。
行位址信號C－Add、讀取／寫入控制信號R／W以及輸入資料Din供給到行解碼器CDEC。行解碼器CDEC，將行位址信號C－Add解碼，從配置於記憶體陣列MARY的複數之資料線對，選擇行位址信號C－Add所指定的資料線對。另外，當讀取／寫入控制信號R／W指定寫入動作時，便對所選擇之資料線對，供給與輸入資料Din對應的輸入信號。另一方面，當讀取／寫入控制信號R／W指定讀取動作時，便以感測放大器SAMP將所選擇之資料線對的電位差增幅的方式，控制感測放大器SAMP。感測放大器SAMP所增幅之資料線對的電位差，作為讀取資料Dout，從靜態型記憶體SRAM－B輸出。
電源電路PWCK，形成0V的接地電位（第1電源電位或第1接地電位）Vg0，以及具有比接地電位Vg0更低的電位（例如－0.2V）的接地電位（第2電源電位或第2接地電位）Vg1，將接地電位Vg0供給到第1電源配線Lgd0，並將接地電位Vg1供給到第2電源配線Lgd1。亦即，電源電路PWCK，形成絶對值相異的複數之接地電位。當根據來自控制電路CNT的選擇信號SEL，選擇了選擇器GSEL的第1輸入節點S0時，電源配線Lgd0的接地電位Vg0，便透過選擇器GSEL，供給到電源配線Lgd。相對於此，當根據選擇信號SEL，選擇了選擇器GSEL的第2輸入節點S1時，電源配線Lgd1的接地電位Vg1，便透過選擇器GSEL，供給到電源配線Lgd。
與列位址信號R－Add所指定之字元線（例如Wn）對應的字元線選擇信號（Rn）形成低位準，與並未被指定之字元線（例如Wn＋1）對應的字元線選擇信號（Rn＋1）形成高位準。其結果，在被供給了低位準的字元線選擇信號（Rn）的單位驅動器電路UDRn中，P型FinFETFP1形成導通狀態，供給到該FinFETFP1的源極電極的電源電位Vcc（例如＋0.5V），便供給到字元線Wn。字元線Wn的電位，變成電源電位Vcc，藉此，在與該字元線Wn連接的複數之記憶體單元MC（排列在第n行的複數之記憶體單元MC）中，N型FinFETFN1、FN2形成導通狀態。藉此，正反器電路FF的輸入輸出節點nF、／nF，便與資料線對Dn、／Dn連接。藉此，在資料線對Dn、／Dn之間，產生依從於正反器電路FF所保持之資料的電位差。
若根據讀取／寫入控制信號R／W，指定了讀取動作，則行位址信號C－Add所指定的資料線對之間的電位差，被感測放大器SAMP所增幅，並輸出作為讀取資料Dout。相對於此，若根據讀取／寫入控制信號R／W，指定了寫入動作，則行位址信號C－Add所指定的資料線對之間的電位差，便根據輸入資料Din而設定之。該資料線對之間的電位差，透過N型FinFETFN1、FN2，供給到正反器電路FF的輸入輸出節點nF、／nF，正反器電路FF，被設置成依從於輸入資料Din的狀態，並實行輸入資料Din的寫入。
由於與並未被列位址信號R－Add所指定之字元線Wn＋1對應的字元線選擇信號Rn＋1形成高位準，故在單位驅動器電路UDRn＋1中，N型FinFETFN3形成導通狀態。藉此，供給到N型FinFETFN3的源極電極的電源配線Lgd的接地電位Vg0或Vg1便供給到非選擇的字元線Wn＋1。
此時，若根據選擇信號SEL，選擇了選擇器GSEL的第1輸入節點S0，則非選擇的字元線Wn＋1的電位，變成接地電位Vg0（0V），若根據選擇信號SEL，選擇了選擇器GSEL的第2輸入節點S1，則非選擇的字元線Wn＋1的電位，變成接地電位Vg1（－0.2V）。在此係以字元線Wn＋1為例，說明非選擇的字元線的電位，惟其他的非選擇的字元線也是同樣，根據選擇信號SEL的電壓，非選擇的字元線的電位，會變成接地電位Vg0或Vg1。
在該實施態樣1中，當在根據選擇信號SEL選擇了接地電位Vg1的狀態下，將字元線（例如Wn）從選擇設為非選擇時（或從非選擇設為選擇時），列解碼器RDEC，令字元線Wn的電位從電源電位Vcc變為接地電位Vg1（或從接地電位Vg1變為電源電位Vcc）。亦即，字元線Wn的信號，變成具有在電源電位Vcc與接地電位Vg1之間變化的振幅。舉例而言，字元線Wn的信號，成為在－0.2V與＋0.5V之間變化的信號。
另一方面，當在根據選擇信號SEL選擇了接地電位Vg0的狀態下，將字元線Wn從選擇設為非選擇時（或從非選擇設為選擇時），列解碼器RDEC，令字元線Wn的電位從電源電位Vcc變為接地電位Vg0（或從接地電位Vg0變為電源電位Vcc）。亦即，字元線Wn的信號，變成具有在電源電位Vcc（＋0.5V）與接地電位Vg0（0V）之間變化的振幅。在此係以字元線Wn為例，惟在其他的字元線中也是同樣，信號，在電源電位Vcc（＋0.5V）與接地電位Vg1（－0.2V）之間，或Vcc（＋0.5V）與接地電位Vg0（0V）之間變化。
列解碼器RDEC，為了處理負的電位（亦即接地電位Vg0），構成列解碼器RDEC的複數之FinFET的一部分或全部，會形成於與構成半導體裝置的半導體基板電性絶緣的半導體區域（例如井部）。舉例而言，構成單位驅動器電路的FinFETFP1、FN3以及構成選擇器GSEL的FinFET，會形成於電性絶緣的半導體區域。
＜＜接地電位設定電路＞＞ 圖10，係表示實施態樣1之接地電位設定電路GVS的構造的電路圖。如圖9所示的，接地電位設定電路GVS，具有選擇器GSEL。該選擇器GSEL，具有N型FinFETFN4、FN5以及反相器電路IV3。雖在圖中並未顯示，惟該反相器電路IV3，亦係由N型FinFET與P型FinFET構成之CMOS電路所構成。
N型FinFETN4的源極電極或汲極電極，與第1輸入節點S0連接，該汲極電極或該源極電極，與輸出節點G連接。同樣地，N型FinFETN5的源極電極或汲極電極，與第2輸入節點S1連接，該汲極電極或該源極電極，與輸出節點G連接。N型FinFETN4的閘極電極以及反相器電路IV3的輸入，與選擇節點GSL連接，N型FinFETFN5的閘極電極，與反相器電路IV3的輸出連接。
N型FinFETFN4以及FN5，作為根據選擇信號SEL而受到開關控制的轉接開關而動作。此時，由於被反相器電路IV3相位反轉的選擇信號SEL供給到N型FinFETFN5的閘極電極，故N型FinFETFN4與FN5，以互補的方式形成導通狀態。亦即，當選擇信號SEL為高位準時，N型FinFETFN4形成導通狀態，N型FinFETFN5形成切斷狀態。相對於此，當選擇信號SEL為低位準時，N型FinFETFN5形成導通狀態，N型FinFETFN4形成切斷狀態。
如圖9以及圖10所示的，第1輸入節點S0，與電源配線Lgd0連接，第2輸入節點S1，與電源配線Lgd1連接，輸出節點G，與電源配線Lgd連接。因此，當選擇信號SEL為高位準時，透過N型FinFETFN4，電源配線Lgd0的接地電位Vg0，便供給到與輸出節點G連接的電源配線Lgd。另一方面，當選擇信號SEL為低位準時，透過N型FinFETFN5，電源配線Lgd1的接地電位Vg1，便供給到與輸出節點G連接的電源配線Lgd。如是，便可根據選擇信號SEL的電位，選擇接地電位Vg0與Vg1。
＜＜記憶體單元MC＞＞ 圖11，係表示實施態樣1之記憶體單元MC的構造的電路圖。於圖11，詳細地顯示出配置在第n行、第n列的記憶體單元MC的構造。雖在圖9中，亦顯示出記憶體單元MC的構造，惟在圖11中，特別詳細地描繪出由反相器電路IV1、IV2所構成之正反器電路FF的構造。在圖11中，與圖9相同的部分，會附上相同的符號，已用圖9説明的部分，則省略説明。
反相器電路IV1，具有：連接在記憶體單元MC的接地電位節點nG與正反器電路FF的輸入輸出節點nF之間的N型FinFETFN6，以及連接在記憶體單元MC的電源電位節點nV與正反器電路FF的輸入輸出節點nF之間的P型FinFETFP2。另外，反相器電路IV2，具有：連接在記憶體單元MC的接地電位節點nG與正反器電路FF的輸入輸出節點／nF之間的N型FinFETFN7，以及連接在記憶體單元MC的電源電位節點nV與正反器電路FF的輸入輸出節點／nF之間的P型FinFETFP3。N型FinFETFN6以及P型FinFETFP2的閘極電極，與正反器電路FF的輸入輸出節點／nF連接，N型FinFETFN7以及P型FinFETFP3的閘極電極，與正反器電路FF的輸入輸出節點nF連接，藉此，反相器電路IV1與IV2交叉連接，構成正反器電路FF。
在圖11中，Lvc，係表示供給電源電位Vcc的電源配線，Lgd2，係表示供給電源電路PWCK所形成之接地電位Vg0的電源配線。記憶體單元MC的電源電位節點nV，與電源配線Lvc連接，記憶體單元MC的接地電位節點nG，與電源配線Lgd2連接。排列於圖9所示之記憶體陣列MARY的其他記憶體單元MC，亦與圖11所示之記憶體單元MC同樣，記憶體單元MC的電源電位節點nV，與電源配線Lvc連接，接地電位節點nG，與電源配線Lgd2連接。
當資料寫入記憶體單元MC時，N型FinFETFN6以及P型FinFETFP3（或FN7以及FP2）形成導通狀態，正反器電路FF，保持該狀態，進而記憶資料。
當從記憶體單元MC讀取資料時，根據所記憶之資料，N型FinFETFN6（或FN7）形成導通狀態，此時，電源配線Lgd2的接地電位Vg0便供給到正反器電路FF的輸入輸出節點nF（或／nF）。因此，與輸入輸出節點nF（或／nF）連接的N型FinFETFN1（或FN2）的電極便發揮作為源極電極的功能，並接受接地電位Vg0的供給。
在讀取動作時，若根據選擇信號SEL選擇了接地電位Vg1，則字元線Wn的信號，會在電源電位Vcc與Vg1之間變化。亦即，當0V的接地電位Vg0供給到N型FinFETFN1（或FN2）的源極電極時，在負的電位（－0.2V）的接地電位Vg1與正的0.5V的電源電位Vcc之間變化的信號，便供給到N型FinFETFN1（或FN2）的閘極電極。藉此，便可如用圖7所説明的，令N型FinFETFN1（或FN2）的閘極電容減小。其結果，便可達到令附隨於字元線Wn的電容減小之目的，並可減輕單位驅動器UDRn的負荷。
例如，當令字元線Wn從非選擇變為選擇時，字元線Wn的電位，雖藉由單位驅動器UDRn，從接地電位Vg1（－0.2V）變成電源電位Vcc（＋0.5V），惟接地電位Vg0（0V）會供給到N型FinFETFN1（或FN2）的源極電極。因此，可形成相對於源極電極負的電壓供給到閘極電極的狀態，而令N型FinFETFN1（或FN2）的閘極電容減小。另一方面，當令字元線Wn從選擇變為非選擇時，字元線Wn的電位，從電源電位Vcc（＋0.5V）變成接地電位Vg1（－0.2V）。因此，同樣可產生相對於源極電極負的電壓供給到閘極電極的狀態，而令N型FinFETFN1（或FN2）的閘極電容減小。其結果，可減少消耗電力或是／以及避免信號的延遲。
另外，即使在根據選擇信號SEL選擇了接地電位Vg0的情況下，仍可實行讀取動作。
在此係以字元線Wn以及單位驅動器電路UDRn為例進行説明，惟其他的字元線以及其他的單位驅動器電路，也是同樣。
＜＜行解碼器＞＞ 圖12，係表示實施態樣1之行解碼器CDEC的構造的電路圖。於圖12，顯示出在圖9所示之行解碼器CDEC中，根據輸入資料Din對資料線對形成輸入信號的寫入驅動器電路WD的構造。
寫入驅動器電路WD，具備反相器電路IV4～IV6。反相器電路IV4～IV6，彼此具有相同的構造，故在此，以反相器電路IV4為代表進行説明。反相器電路IV4，具有N型FinFETFN8與P型FinFETFP4。在此，N型FinFETFN8的源極電極，與電源配線Lgd2連接，P型FinFETFP4的源極電極，與電源配線Lvc連接。另外，P型FinFETFP4以及N型FinFETFN8的各自的閘極電極以共通的方式連接，各自的汲極電極亦以共通的方式連接。藉此，構成以P型FinFETFP4以及N型FinFETFN8的各自的閘極電極為輸入，並以各自的汲極電極為輸出的CMOS的反相器電路IV4。
透過反相器電路IV5，輸入資料Din供給到反相器電路IV4的輸入，反相器電路IV4的輸出，與資料線對其中一方的資料線（在圖12中為Dn）連接。另外，輸入資料Din供給到反相器電路IV6的輸入，其輸出，與資料線對其中另一方的資料線（在圖12中為／Dn）連接。
藉此，當輸入資料Din例如為高位準時，在反相器電路IV4中，P型FinFETFP4形成導通狀態，N型FinFETFN8形成切斷狀態。其結果，透過P型FinFETFP4，電源配線Lvc的電源電位Vcc（＋0.5V）供給到資料線Dn。此時，在反相器電路IV6中，N型FinFETFN8形成導通狀態，P型FinFETFP4形成切斷狀態。其結果，透過N型FinFETFN8，電源配線Lgd2的接地電壓Vg0（0V）供給到資料線／Dn。
在寫入動作中，根據資料線對Dn、／Dn的電位，設定記憶體單元MC內的正反器電路FF的狀態。例如，當輸入資料Din為高位準時，如上所述的，0V的接地電位Vg0供給到資料線／Dn。藉此，在圖11所示之N型FinFETFN2中，與資料線／Dn連接的電極發揮作為源極電極的功能。在寫入動作時，若根據選擇信號SEL選擇了接地電位Vg1，則字元線Wn的電位，如上所述的，會在接地電位Vg1（－0.2V）與電源電位Vcc（＋0.5V）之間變化。因此，在寫入動作中，若資料線／Dn的電位變成0V的接地電位Vg0，則在N型FinFETFN2中，會形成相對於供給到源極電極的電位（0V）負的電位（－0.2V）供給到閘極電極的狀態。藉此，在寫入動作中，亦可令N型FinFETFN2的閘極電容，如用圖9所説明的減小。在此，係說明輸入資料Din為高位準的態樣，惟當輸入資料Din為低位準時，仍可用同樣的方式，令N型FinFETFN1的閘極電容減小。
藉此，不僅讀取動作，在寫入動作中，亦可令附隨於字元線Wn的電容減小，進而減輕單位驅動器電路UDRn的負荷。其結果，便可減少消耗電力或是／以及避免信號的延遲。
在此，係以資料線對Dn、／Dn為例進行説明，惟在其他的資料線對中也是同樣。
另外，當根據選擇信號SEL，選擇了接地電位Vg1時，供給到作為非選擇之字元線的電位，為負的電位（－0.2v）的接地電位Vg1。藉此，便可減少經由記憶體單元MC內的轉接開關（亦即N型FinFETFN1、FN2）傳送到正反器電路FF的噪訊。亦即，可減少正反器電路FF所保持之資料被噪訊破壞的情況。因此，即使更進一步降低供給到記憶體單元MC的電源電位節點nV（圖11）的電源電位，記憶體單元MC仍可保持資料。如是便可藉由降低供給到記憶體單元MC的電源電位節點nV的電源電位，而更進一步減少消耗電力。
＜變化實施例1＞ 圖13，係表示實施態樣1的變化實施例1的靜態型記憶體SRAM－B的構造的電路圖。圖13，與圖9類似，故在此僅說明相異點。在圖13所示的變化實施例1中，在記憶體單元MC中，連接在正反器電路FF的輸入輸出節點nF、／nF與資料線對之間的轉接開關，係由N通道型的Low－FW所構成。亦即，利用如用圖8所説明之閾值電壓較低的N型FinFETFN1L、FN2L，構成轉接開關。此時，電源電路PWCK，以Low－FW（亦即N型FinFETFN1L以及FN2L）形成切斷狀態的方式，形成十分低的負的電位，作為接地電位Vg1。
藉此，便可在電源電位Vcc供給到字元線Wn時，提高轉接開關（亦即N型FinFETFN1L、FN2L）的電流驅動能力，同時可在接地電位Vg1供給到字元線Wn時，令N型FinFETFN1L、FN2L具有良好的切斷特性。其結果，便可令對記憶體單元MC的資料寫入以及讀取的特性提高。
另外，在該變化實施例1中，亦可藉由降低供給到記憶體單元MC的電源電位節點nV的電源電位，以防止所保持之資料被噪訊破壞，同時達到低消耗電力化之目的。
＜變化實施例2＞ 圖14，係表示實施態樣1的變化實施例2的接地電位設定電路的構造的方塊圖。在圖9以及圖10中，係使用選擇器GSEL作為接地電位設定電路GVS。相對於此，在該變化實施例2中，係使用緩衝電路LBF作為接地電位設定電路GVS。
緩衝電路LBF，與電源配線Lgd0以及Lgd1連接，當選擇信號SEL為高位準（例如電源電位Vcc）時，將電源配線Lgd0的接地電位Vg0（0V），供給到電源配線Lgd。另一方面，當選擇信號SEL為低位準（接地電位Vg0）時，將電源配線Lgd1的接地電位Vg1，供給到電源配線Lgd。藉此，便可與選擇器GSEL同樣，根據選擇信號SEL的電位，選擇電源配線Lgd的接地電位的值。緩衝電路LBF，可視為係將選擇信號SEL的高位準與低位準，分別轉換成接地電位Vg0與接地電位Vg1的位準轉換電路。
圖15，係表示實施態樣1的變化實施例2的緩衝電路LBF的構造的電路圖。緩衝電路LBF，具有：反相器電路IV7、P型FinFETFP5、FP6以及N型FinFETFN9～FN12。在圖15中雖省略，惟反相器電路IV7，亦係由N型FinFET與P型FinFET所構成。
N型FinFETFN9、FN10的各自的源極電極，與電源配線Lgd0連接，N型FinFETFN9的閘極電極，與N型FinFETFN10的汲極電極連接，N型FinFETFN10的閘極電極，與N型FinFETFN9的汲極電極連接。亦即，N型FinFETFN9、FN10的閘極電極，交叉連接，而構成閂鎖電路。N型FinFETFN9的汲極電極，透過P型FinFETFP5，與電源配線Lvc連接，N型FinFETFN10的汲極電極，透過P型FinFETFP6，與電源配線Lvc連接。選擇信號SEL供給到P型FinFETFP5的閘極電極，被反相器電路IV7相位反轉的選擇信號SEL供給到P型FinFETFP6的閘極電極。
另外，N型FinFETFN11連接在電源配線Lgd0與電源配線Lgd之間，該N型FinFETFN11的閘極電極，與N型FinFETFN10的汲極電極連接。再者，N型FinFETFN12連接在電源配線Lgd1與電源配線Lgd之間，該N型FinFETFN12的閘極電極，與N型FinFETFN9的汲極電極連接。
當選擇信號SEL為高位準（Vcc）時，P型FinFETFP6形成導通狀態，而N型FinFETFN9以及FN11也形成導通狀態。藉此，透過N型FinFETFN11，電源配線Lgd，與電源配線Lgd0連接，電源配線Lgd0的接地電位Vg0便供給到電源配線Lgd。由於N型FinFETFN9形成導通狀態，故接地電位Vg0供給到N型FinFETFN10、FN12的閘極電極，N型FinFETFN10、FN12便形成切斷狀態。N型FinFETFN11的導通狀態以及N型FinFETFN12的切斷狀態，被由N型FinFETFN9、FN10構成之閂鎖電路所保持。其結果，在選擇信號SEL為高位準時，接地電位Vg0便穩定地持續供給到電源配線Lgd。
另一方面，當選擇信號SEL為低位準（Vg0）時，P型FinFETFP5形成導通狀態。藉此，N型FinFETFN10、FN12形成導通狀態，透過N型FinFETFN12，電源配線Lgd與電源配線Lgd1連接。另外，因為N型FinFETFN10形成導通狀態，N型FinFETFN9、FN11便形成切斷狀態。在選擇信號SEL為低位準時，利用閂鎖電路，維持N型FinFETFN12的導通狀態與N型FinFETFN11的切斷狀態。其結果，在選擇信號SEL為低位準時，負的電位（亦即接地電位Vg1）便穩定地持續供給到電源配線Lgd。
在變化實施例2的圖15中，係利用閂鎖電路防止供給到電源配線Lgd的電位變得不穩定。藉此，便可穩定地供給接地電位Vg0（0V）以及負的接地電位Vg1（－0.2V）。
在實施態樣1中，即使分別對排列於記憶體陣列MARY的複數之記憶體單元MC，降低供給到電源電位節點nV的電源電位，仍可在各個記憶體單元MC，穩定地保持資料。因此，可防止因為降低供給到電源電位節點nV的電源電位，而所保持的資料被破壞，同時可達到減少記憶體陣列MARY的整體的消耗電力之目的。尤其，在對靜態型記憶體SRAM－B的讀取動作以及寫入動作的頻度（存取頻度）較少的情況下，可有效地減少消耗電力。
（實施態樣2） 如在實施態樣1所述的，在完全空乏化的狀態下動作的FinFET，不存在空乏層電容（對基板電極電容）Cd。在實施態樣1中，述及利用不存在空乏層電容Cd此點，減少靜態型記憶體SRAM－B的消耗電力或是／以及避免信號的延遲。
另一方面，雖會在之後說明一例，惟半導體裝置，在半導體基板上，不僅靜態型記憶體SRAM－B，更形成了各種的電路區塊。在各種的電路區塊中，例如亦存在經由較長之信號配線接受信號供給的電路區塊。在較長的信號配線之中，存在稱為所謂關鍵通路的信號配線。在稱為關鍵通路的較長的信號配線中，例如，當經由該信號配線傳送之信號的延遲時間比容許時間更長時，便會發生電路區塊並未實行吾人所期望之動作的不良情況。
以經由較長之信號配線接受信號供給的電路區塊為與時脈信號同步動作的動態型數位電路的態樣為例，用圖16説明關鍵通路。圖16，係說明半導體裝置的構造的示意方塊圖。在圖16中，CKTA、CKTB，係表示形成於1個半導體基板的電路區塊。另外，LL1以及LL2，係表示將電路區塊CKTA與CKTB連接的信號配線。該等信號配線LL1、LL2，亦與電路區塊CKTA、CKTB形成於同一半導體基板。
電路區塊CKTB，具備：形成時脈信號的時脈產生電路，以及形成信號的信號形成電路。在圖16中，時脈產生電路所包含之反相器電路，以符號IV8～IV10表示之，信號形成電路所包含之緩衝電路，以符號BF1表示之。反相器電路IV8～IV10，係串聯連接，其驅動能力依照該順序提高。在圖16中，依照反相器電路IV8～IV10的順序，反相器電路的記號變大，藉此表示驅動能力提高。
時脈信號從反相器電路IV10供給到信號配線LL1。另外，來自緩衝電路BF1的信號，供給到信號配線LL2。經由信號配線LL1傳送之時脈信號，供給到電路區塊CKTA，經由信號配線LL2傳送之信號，供給到電路區塊CKTA。電路區塊CKTA，與來自信號配線LL1的時脈信號同步而動作。例如，與時脈信號同步，對來自信號配線LL2的信號實施吾人所期望的處理。在圖16中，係例示出與信號配線LL1連接的N型FinFETFN13，以及與信號配線LL2連接的緩衝電路BF2，作為電路區塊CKTA所具備的電路元件。雖在圖16中並未顯示，惟電路區塊CKTA、CKTB，均係由複數之N型FinFET與複數之P型FinFET所構成的CMOS電路。
此時，當經由信號配線LL1傳送之時脈信號，比容許的延遲時間更慢時，在電路區塊CKTA中，便難以對信號配線LL2所供給之信號實行適當的處理。因此，在信號配線LL1、LL2之中，信號配線LL1成為關鍵通路。在半導體基板中，當電路區塊CKTA與電路區塊CKTB分開配置時，信號配線LL1會變得比較長。若信號配線LL1變長，則在信號配線LL1與（主要為）半導體基板之間所產生的寄生電容Cp會變大。當寄生電容Cp變大時，便會要求以時脈信號的延遲收斂在容許值內的方式，提高反相器電路IV8～IV10的驅動能力。若提高反相器電路IV8～IV10的驅動能力，則消耗電力會增大。
圖17，係表示實施態樣2之半導體裝置的構造的電路圖。圖17，與圖16類似，故僅說明相異點。在圖16中，係顯示出時脈產生電路所包含的3個反相器電路，惟在圖17中，僅顯示出最後段的反相器電路IV10。另外，在圖17中，反相器電路IV10，係由N型FinFETFN14與P型FinFETFP7所構成。
在實施態樣2中，電路區塊CKTB，具備：接地電位設定電路GSV、控制電路CNT、電源電路PWCK2，以及電源配線Lgd0、Lgd3。接地電位設定電路GSV，與圖9同樣，具備選擇器GSEL。該選擇器GSEL的輸出節點G，與構成反相器電路IV10的N型FinFETFN14的源極電極連接，第1輸入節點S0，與電源配線Lgd0連接，第2輸入節點S1，與電源配線Lgd3連接。另外，來自控制電路CNT的選擇信號SEL供給到選擇器的選擇節點GSL。
電源電路PWCK2，形成0V的接地電位Vg0，以及具有比接地電位Vg0更高的正的電位（例如＋0.2V）的接地電位（第2接地電位）Vg2。當與實施態樣1比較時，電源電路PWCK2，取代具有負的電位的接地電位Vg1，形成具有正的電位的接地電位Vg2。亦即，形成絶對值相異的接地電壓Vg0與Vg2。所形成之接地電位Vg0，供給到電源配線Lgd0，接地電位Vg2，供給到電源配線Lgd3。
選擇器GSEL，與實施態樣1同樣，當選擇信號SEL為高位準時，將第1輸入節點S0與輸出節點G電連接，當選擇信號SEL為低位準時，將第2輸入節點S1與輸出節點G電連接。在該實施態樣2中，控制電路CNT，將選擇信號SEL設為低位準。藉此，N型FinFETFN14的源極電極，透過選擇器GSEL，與電源配線Lgd3連接。
當供給到反相器電路IV10的時脈信號為高位準時，反相器電路IV10的N型FinFETFN14形成導通狀態。由於＋0.2V的接地電位Vg2供給到電源配線Lgd3，故透過N型FinFETFN14，＋0.2V的接地電位Vg2供給到信號配線LL1。另一方面，當供給到反相器電路IV10的時脈信號為低位準時，反相器電路IV10的P型FinFETFP7形成導通狀態。藉此，透過P型FinFETFP7，電源電位Vcc（例如＋0.5V）從電源配線Lvc供給到信號配線LL1。亦即，在成為關鍵通路的較長的信號配線LL1中，電位會在＋0.2V（接地電位Vg2）與＋0.5V（電源電位Vcc）之間變化。換言之，經由信號配線LL1傳送之時脈信號的振幅，為在＋0.2V與＋0.5V之間的電位差。
像這樣，藉由縮小信號配線LL1的電位的變化，便可減少對寄生電容Cp充放電所要求的電力，進而達到低消耗電力化之目的。
另外，緩衝電路BF1，與電源配線Lvc以及電源配線Lgd0連接，從緩衝電路BF1供給到信號配線LL2的信號的電位，為0V（接地電位Vg0）或＋0.5V（電源電位Vcc）。亦即，信號配線LL2的信號的振幅，為在0V與＋0.5V之間的電位差。
假設，當信號配線LL1並非關鍵通路時，控制電路CNT，亦可輸出高位準的選擇信號SEL。藉此，由於0V的接地電位Vg0供給到N型FinFETFN14的源極電極，故信號配線LL1的時脈信號，會在0V與＋0.5V之間變化。
另外，緩衝電路BF1，亦可由反相器電路IV10以及接地電位設定電路GVS所構成。控制電路CNT，形成與信號配線LL1相關的選擇信號SEL，以及與信號配線LL2相關的選擇信號SEL。此時，例如，若將與信號配線LL1相關的選擇信號SEL設為低位準，並將與信號配線LL2相關的選擇信號SEL設為高位準，則可在構成關鍵通路的信號配線LL1中，縮小時脈信號的振幅，並在傳送信號的信號配線LL2中，令信號的振幅不變。
如用圖3所説明的，FinFET，比起平面型FET而言，具有更陡峻的開關特性。因此，即使信號配線LL1的信號的振幅變小，在電路區塊CKTA中，閘極電極與信號配線LL1連接的N型FinFETFN13，仍可因應時脈信號的變化進行開關動作。
＜變化實施例1＞ 圖18，係表示實施態樣2的變化實施例1的半導體裝置的構造的電路圖。在該變化實施例1中，在構成反相器電路IV10的N型FinFETFN14的源極電極與電源配線Lgd0之間，以串聯的方式連接了N型FinFETFN15。亦即，N型FinFETFN14的源極電極，與N型FinFETFN15的汲極電極連接，N型FinFETFN15的源極電極，與電源配線Lgd0連接。另外，該N型FinFETFN15的閘極電極，與P型FinFETFP7以及N型FinFETFN14的閘極電極連接。
當供給到N型FinFETFN14、FN15的閘極的時脈信號為高位準時，N型FinFETFN14以及FN15形成導通狀態。由於N型FinFETFN15的導通電阻的關係，N型FinFETFN14的源極電極的電位，比電源配線Lgd0的電位（0V）更高，例如為用圖17所説明的＋0.2V的接地電位Vg2。藉此，信號配線LL1的電位的變化，與圖17同樣，為＋0.2V到＋0.5V，可達到減少消耗電力之目的。
在該變化實施例1中，圖17所示之選擇器GSEL、電源配線Lgd3、電源電路PWCK2以及控制電路CNT並非必要構件，故可達到小型化之目的。
＜變化實施例2＞ 圖19，係表示實施態樣2的變化實施例2的半導體裝置的構造的電路圖。在該變化實施例2中，亦與變化實施例1同樣，N型FinFET，縱向連接2個（複數之）。亦即，N型FinFETFN14與FN15，在信號配線L11與電源配線Lgd0之間串聯連接。與變化實施例1相異之點在於，N型FinFETFN15的閘極電極，與P型FinFETFP7以及N型FinFETFN14的閘極電極分離。
N型FinFETFN15的閘極電極，透過2個反相器電路IV11、IV12，與P型FinFETFP7以及N型FinFETFN14的閘極電極連接。藉此，N型FinFETFN15，與N型FinFETFN14同步形成導通狀態或切斷狀態。在該變化實施例2中，反相器電路IV11，與電源配線Lvc以及Lgd0連接，以電源電位Vcc以及接地電位Vg0作為動作電位而動作。
另一方面，後段的反相器電路IV2，與電源配線Lgd0以及選擇器VSEL的輸出節點V連接。另外，既定的第1電位Vc0供給到選擇器VSEL的第1輸入節點S0，與第1電位Vc0相異的既定的第2電位Vc1供給到第2輸入節點S1。選擇器VSEL，根據供給到選擇節點VSL的選擇信號SELV，將第1電位Vc0或第2電位Vc1供給到反相器電路IV12。反相器電路IV12，以接地電位Vg0以及第1電位Vc0或第2電位Vc1作為動作電位而動作。藉此，反相器電路IV12所輸出的低位準，為接地電位Vg0，高位準，為第1電位Vc0或第2電位Vc1。此時，選擇信號SELV，例如係由控制電路CNT所形成。
由於供給到N型FinFETFN15的閘極電極的高位準，根據選擇信號SEL，為第1電位Vc0或第2電位Vc1，故可根據選擇信號SELV改變N型FinFETFN15的導通電阻的值。其結果，便可任意地變更供給到N型FinFETFN14的源極電極的接地電位Vg2的值。換言之，可將接地電位Vg2設定成適合傳送時脈信號的電位。
（實施態樣3） 實施態樣2，係以傳送時脈信號的信號配線作為關鍵通路為例進行説明，惟仍存在「在半導體基板中，在互相遠離的電路區塊之間傳送信號的長信號配線，也成為關鍵通路」的態樣。此時，利用FinFET，形成振幅較大的信號供給到長信號配線，以加快信號的傳送速度，係有效的手段。
實施態樣3，例如，於實施態樣2所説明的電路區塊CKTB，設置電源電位設定電路。另外，電源電路PWCK2，例如形成＋0.5V的電源電位（第3電源電位）Vc0，以及具有比電源電位Vc0更高的電位（例如＋0.7V）的電源電位（第4電源電位）Vc1。利用電源電位設定電路，選擇電源電位Vc0或Vc1，並供給到電源配線Lvc。藉此，例如，便可將信號配線LL1、LL2的信號的振幅，設置為0V與＋0.7V的電位差，並令傳送速度提高。
圖20，係表示實施態樣3之電源電位設定電路的構造的電路圖。在圖20中，PVS，係表示電源電位設定電路。電源電位設定電路（第2選擇電路）PVS，具備P型FinFETFP8、FP9以及反相器電路IV13。P型FinFETFP8以及FP9，分別在電源配線Lvc0以及Lvc1與電源配線Lvc之間串聯連接。選擇信號SELV供給到P型FinFETFP8的閘極電極，被反相器電路IV13相位反轉的選擇信號SELV供給到P型FinFETFP9的閘極電極。
電源電位Vc0供給到上述的電源配線（第3電源配線）Lvc0，電源電位Vc1供給到上述的電源配線（第4電源配線）Lvc1。另外，電源配線Lvc，例如，如圖17所示的，與反相器電路IV10以及緩衝電路BF1連接。選擇信號SELV，係由圖17所示的控制電路CNT所形成。控制電路CNT，在信號配線LL1以及LL2為構成關鍵通路的長信號配線的情況下，形成高位準的選擇信號SELV，在信號配線LL1以及LL2例如為並非構成關鍵通路的短信號配線的情況下，形成低位準的選擇信號SELV。
藉此，當信號配線LL1以及LL2為構成關鍵通路的長信號配線時，P型FinFETFP9形成導通狀態，透過該P型FinFETFP9，＋0.7V的電源電位Vc1供給到電源配線Lvc。藉此，例如以反相器電路IV10為例，＋0.7V的電源電位Vc1便供給到汲極電極與信號配線LL1連接的P型FinFETFP7的源極電極。其結果，在信號配線LL1以及LL2中，信號在接地電位（Vg0）與電源電位（Vc1）之間變化，而可令信號的傳送速度提高。
相對於此，當選擇信號SELV為低位準時，P型FinFETFP8形成導通狀態，透過該P型FinFET，電源電位Vc0供給到電源配線Lvc。若以P型FinFETFP7為例詳述之，則＋0.5V的電源電位Vc0會供給該P型FinFETFP7的源極電極。其結果，信號配線LL1以及LL2的信號，便會在接地電位（Vg0）與電源電位Vc0（＋0.5V）之間變化。
在此，係敘述將來自電源電位設定電路PVS的電源電位，分別供給到反相器電路IV10以及緩衝電路BF1的例子，惟來自電源電位設定電路PVS的電源電位，亦可僅供給到其中一方。藉此，在信號配線LL1以及LL2其中一方的信號配線中，信號，會在接地電位（0V）與電源電位（＋0.7V）之間變化，而在另一方的信號配線中，信號，會在接地電位（0V）與電源電位（＋0.5V）之間變化。
在此係說明將來自電源電位設定電路PVS的電源電位供給到圖17所示之電路區塊CKTB的例子，惟並非僅限於此。例如，亦可將來自電源電位設定電路PVS的電源電位供給到圖9所示之單位驅動器電路UDRn～UDRn＋2的各自的P型FinFETFP1的源極電極。
上述的實施態樣1、實施態樣2以及實施態樣3，亦可在1個半導體裝置中，互相組合。圖21，係以示意方式表示實施態樣3之半導體裝置的構造的方塊圖。圖21，顯示出將上述的實施態樣1與實施態樣3組合的態樣的構造。在圖21中，一點鏈線所包圍的LSI，係表示半導體裝置，並具備形成於1個半導體基板的複數之電路區塊。為了方便説明，於圖21僅描繪出複數之電路區塊之中的在説明上為必要的電路區塊。
在圖21中，PWCK3係表示電源電路，CNT1係表示控制電路，CKTC～CKTF，分別係表示由FinFET所構成的電路區塊。另外，Lgd0、Lgd1、Lgd3、Lvc0以及Lvc1分別係表示電源配線。
電源電路PWCK3，形成彼此電位相異的複數之接地電位以及彼此電位相異的複數之電源電位。亦即，電源電路PWCK3，例如形成具有0V的電位的接地電位Vg0、相對於接地電位Vg0具有負的電位（例如－0.2V）的接地電位Vg1以及相對於接地電位Vg0具有正的高電位（例如＋0.2V）的接地電位Vg2作為接地電位，並將其分別供給到電源配線Lgd0、Lgd1以及Lgd3。另外，電源電路PWCK3，例如形成具有＋0.5V的電位的電源電位Vc0以及比電源電位Vc0更高的正的電位Vc1作為電源電位，並將其分別供給到電源配線Lvc0以及Lvc1。換言之，電源電路PWCK3，形成彼此絶對值相異的複數之接地電位，以及彼此絶對值相異的複數之電源電位。
在圖21中，電路區塊CKTC，具備：邏輯電路LGC1、接地電位設定電路GVS以及電源電位設定電路PVS。邏輯電路LGC1，透過接地電位設定電路GVS，與電源配線Lgd0、Lgd1以及Lgd3連接，並透過電源電位設定電路PVS，與電源配線Lvc0以及Lvc1連接。接地電位設定電路GVS，將接地電位Vg0、Vg1以及Vg2之中的來自控制電路CN1的選擇信號SEL1所指定的接地電位，供給到邏輯電路LGC1，電源電位設定電路PVS，將電源電位Vc0以及Vc1之中的來自控制電路CN1的選擇信號SELV1所指定的電源電位，供給到邏輯電路LGC1。邏輯電路LGC1，以所供給之接地電位與電源電位作為動作電位，實行既定的動作。
電路區塊CKTD，具備：邏輯電路LGC2，以及電源電位設定電路PVS。邏輯電路LGC2，透過電源電位設定電路PVS，與電源配線Lvc0以及Lvc1連接。電源電位設定電路PVS，將電源電位Vc0以及Vc1之中的來自控制電路CN1的選擇信號SELV2所指定的電源電位，供給到邏輯電路LGC2。另外，邏輯電路LGC2，與電源配線Lgd0連接。該邏輯電路LG2，以所選擇供給之電源電位與電源配線Lgd0所供給之接地電位Vg0作為動作電位，實行既定的動作。
另外，電路區塊CKTE，具備：邏輯電路LGC3，以及接地電位設定電路GVS。邏輯電路LGC3，透過接地電位設定電路GVS，與電源配線Lgd1以及Lgd3連接。接地電位設定電路GVS，將接地電位Vg1以及Vg2之中的來自控制電路CN1的選擇信號SEL2所指定的接地電位，供給到邏輯電路LGC3。另外，邏輯電路LGC3，與電源配線Lvc0連接。該邏輯電路LG3，以所選擇供給之接地電位與電源配線Lvc0所供給之電源電位Vc0作為動作電位，實行既定的動作。
再者，電路區塊CKTF，具備邏輯電路LGC4。邏輯電路LGC4，與電源配線Lgd0以及Lvc0連接。邏輯電路LGC4，以經由電源配線Lgd0以及Lvc0所供給之接地電位Vg0以及電源電位Vc0作為動作電位，實行既定的動作。
在圖21中，複數之LL，係表示將邏輯電路LGC1～LGC4之間連接的信號配線。根據選擇信號SEL1、SEL2以及SELV1、SELV2，決定令邏輯電路LGC1～LGC3動作的動作電位。藉此，信號配線LL之中的既定的信號配線LL的信號的電位，便根據選擇信號SEL1、SEL2以及SELV1、SELV2而決定之。
例如，若根據選擇信號SEL2，接地電位設定電路GVS，選擇接地電位Vg1，則如在實施態樣1所述的，從邏輯電路LGC3供給到信號配線LL的信號，在接地電位Vg1（－0.2V）與電源電位Vc0（＋0.5V）之間變化。另外，若根據設定電路SELV2，電源電位設定電路PVS，選擇電源電位Vc1，則如在實施態樣2所述的，從邏輯電路LGC2供給到信號配線LL的信號，在接地電位Vg0（0V）與電源電位Vc1（＋0.7V）之間變化。另一方面，電路區塊CKTF，並未具備接地電位選擇電路GVS以及電源電位設定電路PVS的其中任一個，故邏輯電路LGC4，會將在接地電位Vg0（0V）與電源電位Vc0（＋0.5V）之間變化的信號供給到信號配線LL。再者，電路區塊CKTC，將具有選擇信號SEL1與SELV1所指定之接地電位與電源電位的信號，供給到信號配線LL。
藉此，便可根據選擇信號任意地設定從各個電路區塊CKTC～CKTE供給到信號配線LL的信號的電位以及信號的振幅。例如，當欲圖減小與信號配線LL連接之FinFET的閘極電容時，在將信號供給到該信號配線LL的電路區塊（例如CKTC、CKTE）中，將供給到電路區塊的接地電位，如在實施態樣1所述的，設為負的電位。另外，當信號配線係傳送時脈信號的信號配線，且係構成關鍵通路的較長的信號配線時，在輸出該時脈信號的電路區塊（例如CKTC）中，將供給到電路區塊的接地電位，如在實施態樣2所述的，設為比接地電位Vg0更高的接地電位Vg2。
再者，當傳送信號的信號配線LL較長，且該信號配線構成關鍵通路時，在輸出該信號的電路區塊（例如CKTC、CKTD）中，將供給到電路區塊的電源電位，如在實施態樣3所述的，設為高電源電位Vc1。
在此，係敘述在構成關鍵通路的較長的時脈信號配線的態樣中提高接地電位的例子，惟亦可降低電源電位。
另外，在此係敘述在構成關鍵通路的長信號配線的態樣中提高電源電位的例子，惟亦可降低接地電位。再者，亦可提高電源電位，並降低接地電位。
當利用FinFET構成半導體裝置時，即使變更基板偏壓電壓，仍難以變更FinFET的閾值電壓，故欲藉由變更基板偏壓電壓，以減少半導體裝置的消耗電力，有其困難。在圖21所示的半導體裝置中，分別於電路區塊CKTC～CKTE，設置了設定供給到該電路區塊內的邏輯電路的接地電位或是／以及電源電位的設定電路。藉由對各電路區塊設定接地電位或是／以及電源電位，便能夠以半導體裝置整體的消耗電力減少的方式，設定各個電路區塊所輸出之信號的電位。
（實施態樣4） 圖22，係表示實施態樣4之半導體裝置的構造的方塊圖。在此，説明FPGA（Field Programmable Gate Array，現場可程式閘陣列），作為半導體裝置的例子。在圖22中，FPG－LSI，係表示形成於1個半導體基板的FPGA。
半導體裝置FPG－LSI，具備複數之方塊。各個方塊，具備複數之電路區塊，可藉由設定而達成任意的功能。另外，方塊間的連接，亦可藉由設定任意決定之。使用者，以利用半導體裝置FPG－LSI達成吾人所期望之功能的方式，設定各個方塊，並設定方塊間的連接。藉此，便可利用半導體裝置FPG－LSI達成使用者所希望的功能（吾人所期望的功能）。
半導體裝置FPG－LSI，具備複數之方塊，惟在圖22中，係例示出4個方塊TIL1～TIL4。另外，方塊間的連接，係例示為信號配線LL13、LL34、LL42以及LL21。另外，信號配線LL13、LL34、LL42以及LL21，各自係由複數之信號配線所構成，惟在圖22中，複數之信號配線係以1條粗實線表示之。
半導體裝置FPG－LSI，具備相對於複數之方塊為共通的電源電路PWCK3。電源電路PWCK3，如用圖21所説明的，形成複數之接地電位Vg0、Vg1以及Vg2，還有複數之電源電位Vc0、Vc1。於半導體裝置FPG－LSI，形成了複數之電源配線Lgd0、Lgd1、Lgd3、Lvc0以及Lvc1，與圖21同樣，電源電路PWCK3所形成之接地電位以及電源電位供給到各條電源配線。另外，在圖22中，供給電源電位Vc0以及Vc1的電源配線，以實線表示，供給接地電位Vg0、Vg1以及Vg2的電源配線，以虛線表示。另外，供給接地電位Vg1以及Vg2的電源配線，整合成1條電源配線。
方塊TIL1～TIL4，各自具備電路區塊TL－U與位準控制電路LVCT。使用者，藉由實行方塊TIL1～TIL4內的電路區塊TL－U的設定，以設定各個方塊的功能。位準控制電路LVCT，與電源配線Lgd0、Lgd1、Lgd3、Lvc0以及Lvc1連接，並對同一方塊所包含之電路區塊TL－U，供給電源電位以及接地電位。電路區塊TL－U，藉由位準控制電路LVCT所供給之電源電位以及接地電位而動作。從位準控制電路LVCT供給到電路區塊TL－U的接地電位，係根據使用者的設定，而從上述的複數之接地電位Vg0、Vg1以及Vg2選出、供給之。同樣地，從位準控制電路LVCT供給到電路區塊TL－U的電源電位，亦係根據使用者的設定，而從上述的複數之電源電位Vc0以及Vc1選出、供給之。
亦即，在該實施態樣4中，使用者可針對各個方塊，決定供給到方塊內的電路區塊的電源電位以及接地電位。藉此，便可針對各個方塊，設定由電路區塊內的信號配線所傳送之信號的電位。其結果，如在實施態樣1～3所説明的，便可針對各個方塊減少消耗電力、避免信號延遲。
另外，亦可設定從方塊供給到信號配線LL13、LL34、LL42以及LL21的信號的電位。換言之，亦可設定由該等信號配線所傳送之信號的電位。藉此，亦可減少消耗電力以及避免信號延遲。
在半導體裝置FPG－LSI中，根據使用者的設定而被設定成非活動狀態的方塊存在多個。另外，在令半導體裝置FPG－LSI動作，而獲得吾人所期望之功能的期間中，亦存在處於非活動狀態的方塊。在該實施態樣4中，由於可針對各個方塊，設定由位準控制電路LVCT供給到電路區塊TL－U的電源電位或是／以及接地電位，故可藉由將在非活動狀態的方塊中供給到電路區塊的電源電位以及接地電位設定在必要的最小限度內，以達到半導體裝置FPG－LSI整體的低消耗電力化之目的。
圖23，係表示實施態樣4之方塊的構造的方塊圖。雖無特別限制，惟圖22所示之方塊TIL1～TIL4，彼此具有相同的構造。在此，以方塊TIL1為代表，用圖23說明方塊的構造。
在圖23中，電路區塊TL－U，雖並無特別限制，惟具備複數之邏輯電路TL－LG1～TL－LGn與輸入輸出電路IOC。邏輯電路TL－LG1～TL－LGn，彼此具有相同的構造，故在圖23中，僅針對邏輯電路TL－LG1，顯示出其構造。邏輯電路TL－LG1，雖具有複數之電路，惟在圖23中，僅顯示出3個電路作為代表。亦即，在邏輯電路TL－LG1所包含的電路之中，查找表LUT、多工器MUX以及數位信號處理電路DFF，顯示於圖23。
查找表LUT，具備靜態型記憶體，使用者，以達成吾人所期望之功能的方式，於靜態型記憶體設定資料。根據設定於該靜態型記憶體的資料，多工器MUX以及數位信號處理電路DFF實行動作，藉此，邏輯電路TL－LG1，對從信號配線LL13、LL21經由輸入輸出電路IOC所供給之信號進行處理，並將處理所得之信號，經由輸入輸出電路IOC供給到信號配線LL13、LL21。
在該實施態樣4中，位準控制電路LVCT，透過電源配線Lvc0、Lvc1、Lgd0、Lgd1以及Lgd3，接受電源電位Vc0、Vc1以及接地電位Vg0、Vg1以及Vg2，並透過電源配線Lvc、Lgd以及Lgd2，對邏輯電路TL－LG1～TL－LGn以及輸入輸出電路IOC供給電源電位以及接地電位。亦即，在該實施態樣4中，位準控制電路LVCT，具備在實施態樣1～3所説明的接地電位設定電路GVS、電源電位設定電路PVS以及控制電路CNT。另外，在該實施態樣4中，係以分別與邏輯電路TL－LG1～TL－LGn以及輸入輸出電路IOC一對一對應的方式，具備接地電位設定電路GVS、電源電位設定電路PVS以及控制電路CNT。藉此，便可分別對邏輯電路TL－LG1～TL－LGn以及輸入輸出電路IOC供給相異的電源電位以及接地電位。
在實施態樣4中，查找表所包含的靜態型記憶體，具有在實施態樣1所説明的構造，且負的接地電位Vg1從位準控制電路LVCT供給到驅動器電路DRV（圖9）的電源配線Lgd。藉此，便可達到減少靜態型記憶體的消耗電力之目的。就其他的邏輯電路（例如TL－LGn）而言也是同樣。
另外，輸入輸出電路IOC，透過信號配線LL13或是／以及LL21將信號供給到其他的方塊TIL3或是／以及TIL2。亦即，信號配線LL13以及LL21，係將在半導體基板上分離配置的方塊之間連接的長信號配線，故如在實施態樣2或3所説明的，位準控制電路LVCT，以信號配線LL13或是／以及LL21的信號的振幅變小或變大的方式，將正的接地電位Vg2或高電源電位Vc1，供給到輸入輸出電路IOC。輸入輸出電路IOC，根據所供給之電源電位以及接地電位，如在實施態樣2或3所説明的，以信號配線LL13或是／以及LL21的信號的振幅變小或變大的方式驅動。
像這樣，分別在電路區塊TL－LG1～TL－LGn以及輸入輸出電路IOC中，以達到減少消耗電力或避免信號延遲之目的的方式，選擇所供給的電源電位以及接地電位。藉此，便可達到減少方塊TIL1整體的消耗電力之目的，同時抑制方塊之間的信號傳送的延遲。
在此，係說明位準控制電路LVCT具備接地電位設定電路GVS、電源電位設定電路PVS以及控制電路CNT的例子，惟並非僅限於此。例如，亦可分別於電路區塊TL－LG1～TL－LGn以及輸入輸出電路IOC，設置接地電位設定電路GVS、電源電位設定電路PVS以及控制電路CNT。由於半導體裝置FPG－LSI係由複數之FinFET所構成，故無法藉由改變基板偏壓電壓來減少半導體裝置FPG－LSI的消耗電力，惟可藉由上述的實施態樣1、2以及4的方式，達到減少半導體裝置FPG－LSI的消耗電力之目的。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於該等實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
500‧‧‧半導體基板
501‧‧‧絶緣膜
502‧‧‧閘極電極
A－A’‧‧‧剖面線
BF1、BF2‧‧‧緩衝電路
C－Add‧‧‧行位址信號
Cd‧‧‧空乏層電容
CDEC‧‧‧行解碼器
Cgb‧‧‧對基板電極分量
Cgs‧‧‧對擴散層電極分量
CHR（D）‧‧‧汲極區域
CHR（S）‧‧‧源極區域
CHR‧‧‧半導體區域
CKTA～CKTF‧‧‧電路區塊
CNT、CNT1‧‧‧控制電路
Cox‧‧‧閘極絶緣膜電容
Cp‧‧‧寄生電容
DEC－R‧‧‧解碼器電路
DFF‧‧‧數位信號處理電路
Din‧‧‧輸入資料
Dn、／Dn‧‧‧資料線對
Dout‧‧‧讀取資料
DPR‧‧‧半導體區域
DPR1～DPR3‧‧‧空乏層
DRV‧‧‧驅動器電路
FF‧‧‧正反器電路
FinFET‧‧‧FinFET的閘極電容
Fin－Id‧‧‧曲線
FN1～FN15‧‧‧N型FinFET
FN1L、FN2L‧‧‧N型FinFET
FP1～FP9‧‧‧P型FinFET
FPG－LSI‧‧‧半導體裝置
G‧‧‧輸出節點
GIL、GIR、GIU‧‧‧薄閘極絶緣膜
GL、GR、GU‧‧‧閘極電極部
GSEL‧‧‧選擇器
GSL‧‧‧選擇節點
GVS‧‧‧接地電位設定電路
High－WF‧‧‧曲線
Id‧‧‧汲極電流
IO、／IO‧‧‧輸入輸出節點
IOC‧‧‧輸入輸出電路
IV1～IV13‧‧‧反相器電路
LBF‧‧‧緩衝電路
LGC1～LGC4‧‧‧邏輯電路
Lgd、Lgd0、Lgd1、Lgd2、Lgd3、Lvc、Lvc0、Lvc1‧‧‧電源配線
LL、LL1、LL2、LL13、LL34、LL42、LL21‧‧‧信號配線
log Id‧‧‧汲極電流的對數
Low－WF‧‧‧曲線
LSI‧‧‧半導體裝置
LUT‧‧‧查找表
LVCT‧‧‧位準控制電路
MARY‧‧‧記憶體陣列
MC‧‧‧記憶體單元
MUX‧‧‧多工器
nF、／nF‧‧‧輸入輸出節點
nG‧‧‧接地電位節點
nSL‧‧‧選擇節點
nV‧‧‧電源電位節點
PL－FET‧‧‧平面型FET的閘極電容
PT0‧‧‧位置
PVS‧‧‧電源電位設定電路
PWCK、PWCK2、PWCK3‧‧‧電源電路
R／W‧‧‧讀取／寫入控制信號
R0～Rp‧‧‧字元線選擇信號
R－Add‧‧‧列位址信號
RDEC‧‧‧列解碼器
Rn～Rn＋2‧‧‧字元線選擇信號
S‧‧‧傾斜度
S0‧‧‧第1輸入節點
S1‧‧‧第2輸入節點
SAMP‧‧‧感測放大器
SEL‧‧‧選擇信號
SEL1、SEL2、SELV、SELV1、SELV2‧‧‧選擇信號
SRAM－B‧‧‧靜態型記憶體
TIL1～TIL4‧‧‧方塊
TL－LG1～TL－LGn‧‧‧邏輯電路
TL－U‧‧‧電路區塊
UDRn～UDRn＋2‧‧‧單位驅動器電路
V‧‧‧輸出節點
Vbs（0）、Vbs（－2）‧‧‧曲線
Vbs‧‧‧基板偏壓電壓
Vc0、Vc1、Vcc‧‧‧電源電位
Vch、Vee‧‧‧電位
Vg0、Vg1、Vg2、Vgd、Vss‧‧‧接地電位
Vgs‧‧‧源極、閘極間電壓
VSEL‧‧‧選擇器
VSL‧‧‧選擇節點
WD‧‧‧寫入驅動器電路
Wn～Wn＋2‧‧‧字元線
[圖1] 係表示平面型FET的電流電壓特性的特性圖。 [圖2] 係表示平面型FET的等價電路圖。 [圖3] 係表示平面型FET以及FinFET的電流電壓特性的特性圖。 [圖4] 係表示FinFET的等價電路圖。 [圖5] （A）以及（B）係以示意方式表示實施態樣1之FinFET的構造的俯視圖以及剖面圖。 [圖6] （A）到（C）係用來說明實施態樣1之FinFET的狀態的示意圖。 [圖7] 係表示閘極、源極間電壓與閘極電容的關係的特性圖。 [圖8] 係表示實施態樣1之FinFET的電流電壓特性的特性圖。 [圖9] 係表示實施態樣1之靜態型記憶體的構造的電路圖。 [圖10] 係表示實施態樣1之接地電位設定電路的構造的電路圖。 [圖11] 係表示實施態樣1之記憶體單元的構造的電路圖。 [圖12] 係表示實施態樣1之行解碼器的構造的電路圖。 [圖13] 係表示實施態樣1的變化實施例1之靜態型記憶體的構造的電路圖。 [圖14] 係表示實施態樣1的變化實施例2之接地電位設定電路的構造的方塊圖。 [圖15] 係表示實施態樣1的變化實施例2之緩衝電路的構造的電路圖。 [圖16] 係説明半導體裝置的構造的示意方塊圖。 [圖17] 係表示實施態樣2之半導體裝置的構造的電路圖。 [圖18] 係表示實施態樣2的變化實施例1之半導體裝置的構造的電路圖。 [圖19] 係表示實施態樣2的變化實施例2之半導體裝置的構造的電路圖。 [圖20] 係表示實施態樣3之電源電位設定電路的構造的電路圖。 [圖21] 係以示意方式表示實施態樣3之半導體裝置的構造的方塊圖。 [圖22] 係表示實施態樣4之半導體裝置的構造的方塊圖。 [圖23] 係表示實施態樣4之方塊的構造的方塊圖。

Claims (12)

  1. 一種半導體裝置，包含： 第1電路，具有複數之FinFET； 第2電路，具有複數之FinFET，並經由第1信號配線從該第1電路接受供給第1輸出信號； 第1電源配線，接受供給第1電源電位； 第2電源配線，接受供給具有與該第1電源電位相異之絶對值的電位的第2電源電位；以及 第1選擇電路，其與該第1電源配線、該第2電源配線以及該第1電路連接，選擇該第1電源電位或該第2電源電位，以供給到該第1電路作為動作電位； 由該第1選擇電路所選擇之該第1電源電位或該第2電源電位，供給到該第1電路所包含的該複數之FinFET之中的第1FinFET。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第1電源電位，為第1接地電位； 該第2電源電位，具有比該第1接地電位更低之電位的第2接地電位； 該第2電路所包含的該複數之FinFET之中的第2FinFET，具備：與該第1信號配線連接的閘極電極、第1電極，以及接受供給該第1接地電位的第2電極； 該第1FinFET，具備：閘極電極、與該第1信號配線連接的第1電極，以及接受供給該第1選擇電路所選擇之該第1接地電位或第2接地電位的第2電極； 當該第1選擇電路選擇該第2接地電位時，該第2接地電位經由該第1FinFET而供給到該第1信號配線。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該第1電源電位，為第1接地電位； 該第2電源電位，為比該第1接地電位更高的第2接地電位； 該第1FinFET，具備：閘極電極、與該第1信號配線連接的第1電極，以及接受供給該第1選擇電路所選擇之該第1接地電位或該第2接地電位的第2電極； 當該第1選擇電路選擇該第1接地電位時，該第1輸出信號在該第1接地電位與電源電位之間變化；當該第1選擇電路選擇該第2接地電位時，該第1輸出信號在該第2接地電位與該電源電位之間變化。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1電源電位，相對於接地電位具有第1電位； 該第2電源電位，具有比該第1電位更高的第2電位； 該第1FinFET，具備：閘極電極、與該第1信號配線連接的第1電極，以及接受該第1選擇電路所選擇之該第1電源電位或該第2電源電位供給的第2電極； 當該第1選擇電路選擇該第1電源電位時，該第1輸出信號，在該接地電位與該第1電位之間變化，當該第1選擇電路選擇該第2電源電位時，在該接地電位與該第2電位之間變化。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該半導體裝置，包含： 第3電源配線，其接受供給具有絶對值與該第1電源電位及該第2電源電位相異之電位的第3電源電位； 第4電源配線，其接受供給具有絶對值與該第1電源電位、該第2電源電位及該第3電源電位相異之電位的第4電源電位；以及 第2選擇電路，其與該第3電源配線、該第4電源配線以及該第1電路連接，並將該第3電源電位或該第4電源電位供給到該第1電路； 該第2選擇電路所選擇之該第3電源電位或該第4電源電位，供給到該第1電路所包含的該複數之FinFET之中的第3FinFET，作為動作電位。
  6. 如申請專利範圍第5項之半導體裝置，其中， 該第1FinFET，具備N型FinFET，該N型FinFET具有：閘極電極、與該第1信號配線連接的第1電極、以及接受供給該第1選擇電路所選擇之該第1電源電位或該第2電源電位的第2電極； 該第3FinFET，具備P型FinFET，該P型FinFET具有：閘極電極、與該第1信號配線連接的第1電極、以及接受該第2選擇電路所選擇之該第3電源電位或該第4電源電位供給的第2電極。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該半導體裝置，具備「形成該第1電源電位、該第2電源電位、該第3電源電位以及該第4電源電位，並將其供給到該第1電源配線、該第2電源配線、該第3電源配線以及該第4電源配線的電源電路」。
  8. 一種半導體裝置包含： 記憶體陣列，其具有：複數之記憶體單元，其配置成陣列狀，且分別由FinFET所構成；複數之資料線對，其沿著陣列的各列延伸，並與配置於陣列之列的記憶體單元連接；以及複數之字元線，其沿著陣列的各行延伸，並與配置於陣列之行的記憶體單元連接；以及 驅動器電路，其與該複數之字元線連接，對選擇之字元線供給既定的電位，並對非選擇之字元線供給接地電位； 該驅動器電路，包含： 複數之單位驅動器電路，其分別與該複數之字元線連接； 第1電源配線，接受供給第1接地電位； 第2電源配線，接受供給具有比該第1接地電位更低之電位的第2接地電位；以及 接地電壓設定電路，其與該複數之單位驅動器電路、該第1電源配線以及該第2電源配線連接，選擇該第1接地電位或該第2接地電位，並供給到該複數之單位驅動器電路作為該接地電位； 該複數之單位驅動器電路，各自具備：閘極電極、與字元線連接的第1電極、以及接受供給該接地電壓設定電路所選擇之該第1接地電位或該第2接地電位的第2電極。
  9. 如申請專利範圍第8項之半導體裝置，其中， 該複數之記憶體單元，各自具備：正反器電路、以及連接在該正反器電路的輸入輸出節點與資料線對之間的轉接開關； 該轉接開關，具備FinFET，該FinFET具有：與字元線連接的閘極電極、與該正反器電路的輸入輸出節點連接的第1電極、以及與資料線對連接的第2電極； 該接地電壓設定電路，選擇該第2接地電位，以供給到非選擇之字元線的接地電壓作為該第2接地電位。
  10. 如申請專利範圍第9項之半導體裝置，其中， 該複數之記憶體單元，各自具備以該第1接地電位與既定的電位作為動作電壓的反相器電路。
  11. 如申請專利範圍第9項之半導體裝置，其中， 該半導體裝置，具備「與該資料線對連接，並根據寫入到記憶體單元的資料，將該既定的電位或該第1接地電位供給到該資料線對的寫入驅動器電路」。
  12. 一種半導體裝置，包含： 記憶體單元，具有：一對反相器電路，其互相交叉連接，且各自以既定的電位與第1接地電位作為動作電位而動作；以及轉送用FinFET，其連接在該一對反相器電路的輸出與資料線之間，並根據字元線的電壓而受到開關控制； 第1FinFET，具有：閘極電極、與該字元線連接的第1電極、及接受供給既定的電位的第2電極；以及 第2FinFET，具有：閘極電極、與該字元線連接的第1電極、及接受供給比該第1接地電位更低之第2接地電位的第2電極； 當選擇該記憶體單元時，透過該第1FinFET，對該字元線供給該既定的電位；當將該記憶體單元設為非選擇時，透過該第2FinFET，對該字元線供給該第2接地電位。
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