CN109155278B - 制造应变绝缘体上半导体衬底的方法 - Google Patents

制造应变绝缘体上半导体衬底的方法 Download PDF

Info

Publication number
CN109155278B
CN109155278B CN201780030016.9A CN201780030016A CN109155278B CN 109155278 B CN109155278 B CN 109155278B CN 201780030016 A CN201780030016 A CN 201780030016A CN 109155278 B CN109155278 B CN 109155278B
Authority
CN
China
Prior art keywords
layer
substrate
monocrystalline semiconductor
monocrystalline
strained
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780030016.9A
Other languages
English (en)
Other versions
CN109155278A (zh
Inventor
沃尔特·施瓦岑贝格
G·夏巴纳
尼古拉斯·达瓦尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN109155278A publication Critical patent/CN109155278A/zh
Application granted granted Critical
Publication of CN109155278B publication Critical patent/CN109155278B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Peptides Or Proteins (AREA)

Abstract

本发明涉及制造应变绝缘体上半导体衬底的方法，所述方法包括：(a)提供包括单晶半导体层(12)的供体衬底(1)；(b)提供包括应变单晶半导体材料的表面层(20)的接收衬底(2)；(c)使所述供体衬底(1)与接收衬底(2)接合，介电层(13,22)位于界面处；(d)将所述单晶半导体层(12)从所述供体衬底转移至所述接收衬底；(e)通过超出所述应变半导体材料层(20)延伸到所述接收衬底(2)中的沟槽隔离(T)，从由所转移的单晶半导体层、所述介电层和所述应变半导体材料层形成的堆叠体切割下一部分，所述切割操作导致所述应变半导体材料中应变的弛豫，并且导致将所述应变的至少一部分施加至所转移的单晶半导体层。所述供体衬底(1)包括单晶载体衬底(10)、中间层(11)和所述单晶半导体层(12)，所述中间层(11)相对于载体衬底材料(10)和相对于所述单晶半导体层(12)的材料形成蚀刻停止层，步骤(d)包括转移所述单晶半导体层(12)、所述中间层(11)、所述载体衬底(10)的一部分(15)。在步骤(d)和(e)之间，实施相对于所述中间层(11)选择性地蚀刻所述载体衬底的所述部分(15)的第一操作和相对于所述单晶半导体层(12)选择性地蚀刻所述中间层(11)的第二操作。

Description

制造应变绝缘体上半导体衬底的方法
技术领域
本发明涉及制造应变绝缘体上半导体(strained semiconductor-on-insulator)衬底的方法。
背景技术
对于数字应用，特别是对于超过22nm节点的技术节点，寻求具有增强的电荷载流子迁移率的材料。
在这些材料中，FDSOI(全耗尽绝缘体上硅(fully depleted silicon-on-insulator)的首字母缩写)衬底的特征是在掩埋的电绝缘层上的非常薄(即通常小于50nm厚)的硅层，硅层可能用于形成CMOS晶体管的信道。
已经将应变绝缘体上硅(sSOI)确定为允许增强硅层中电荷载流子的迁移率的解决方案并且已经证明其良好性能。
各种制造方法是已知的。
文献US2014/0225160特别公开了一种方法，其允许存在于位于接收衬底表面上的硅-锗层中的应变的至少一部分经由介电层转移至接合到所述接收衬底的初始弛豫硅层，所述介电层用于形成SOI的掩埋绝缘层。当通过至少超出应变硅-锗层延伸到接收衬底中的沟槽切割所述堆叠体的一部分时，发生该应变转移。因此，硅-锗层的压缩应变的弛豫至少部分地以硅层的拉伸应变的形式传递。
基于该原理，可以根据以下步骤制造sSOI衬底：
-提供包括由氧化硅层13覆盖的单晶硅层10的供体衬底1(参见图1A)；
-将离子物质注入供体衬底1中，以便形成弱化区14，这允许界定待转移的硅层12(参见图1B)；
-提供包括处于压缩应变下的硅-锗表面层20的接收衬底2(参见图1C)；
-供体衬底1与接收衬底2接合，氧化硅层13(其用于形成sSOI衬底的掩埋绝缘层)和应变硅-锗层20处于接合界面处(参见图1D)；
通过使供体衬底沿弱化区14分离，将单晶硅层12转移到接收衬底2上(参见图1E)；
-沟槽T形成在由应变硅-锗层20、掩埋氧化物层13和所转移的半导体层12组成的堆叠体的一部分周围，所述沟槽超过应变硅-锗层20延伸到接收衬底2中(参见图1F)。所述切割操作导致硅-锗的至少部分弛豫和至少部分所述应变传递到所述一部分中的转移硅层，从而允许形成由sSOI表示的应变绝缘体上半导体衬底。
对于FDSOI技术，应变硅层的表面必须表现出高度的粗糙度，并且所述层的厚度要高度均匀。因此，通常，通过原子力显微镜表征的表面粗糙度在30×30μm2的测量范围内应具有小于
Figure BDA0001866455650000021
的RMS值。通过椭圆光度法表征的晶片内厚度(即，在同一衬底内的厚度)的均匀性应该相当于于在衬底表面上的任何点处保持在目标平均厚度的/>
Figure BDA0001866455650000022
内的厚度。
为了实现这一点，考虑到降低所转移的单晶硅层的粗造度并使其减薄以获得所需的厚度，在将所述层转移到接收衬底之后并且在形成沟槽之前，应该实施对所转移的单晶硅层进行精整的步骤。
传统的热平滑技术不能用在含有硅-锗层的sSOI衬底上。具体而言，所使用的热处理将使一部分锗扩散到硅-锗层外，导致将应变从所述层转移到所转移的单晶硅层的效率损失。
此外，考虑到具有所需厚度均匀性的主题的现有技术，化学-机械抛光是不相容的。
发明内容
本发明的一个目的是设计一种制造应变绝缘体上半导体衬底的方法，该方法允许获得应变半导体层的所需均匀性和粗糙度而不损失转移应变的效率。
根据本发明，提出制造应变绝缘体上半导体衬底的方法，所述方法包括：
(a)提供包括单晶半导体层的供体衬底；
(b)提供包括应变单晶半导体材料的表面层的接收衬底；
(c)使所述供体衬底与接收衬底接合，介电层位于界面处；
(d)将所述单晶半导体层从所述供体衬底转移至所述接收衬底；
(e)通过超出所述应变半导体材料层延伸到所述接收衬底中的沟槽隔离，从由所转移的单晶半导体层、所述介电层和所述应变半导体材料层形成的堆叠体切割下一部分，所述切割操作导致所述应变半导体材料中应变的弛豫，并且导致将所述应变的至少一部分施加至所转移的单晶半导体层；
所述方法的特征在于：
-步骤(a)中提供的所述供体衬底依次包括单晶载体衬底、中间层和所述单晶半导体层，所述中间层相对于载体衬底材料和相对于所述单晶半导体层的材料形成蚀刻停止层，步骤(d)包括将所述单晶半导体层、所述中间层、所述载体衬底的所述部分(15)转移至所述接收衬底；和
-在步骤(d)和(e)之间，实施相对于所述中间层选择性地蚀刻所述载体衬底的一部分的第一操作和相对于所述单晶半导体层选择性地蚀刻所述中间层的第二操作。
本文涉及平行于所讨论的层的主表面的平面中的应变。
使用包括可以依次选择性蚀刻的多个不同化学组成的层的供体衬底使得可以避免为了平滑的目的而必须使用退火，从而获得最终衬底的应变半导体层所需的均匀性和粗糙度。
根据视情况单独或组合使用的其他有利特征：
-供体衬底通过在单晶载体衬底上外延生长中间层和随后的单晶半导体层而形成；
-载体衬底包括与单晶半导体层的材料相同的第一材料，并且中间层包括与第一材料不同的第二材料，中间层的厚度被选择为使得第二材料保持第一材料的晶格参数；
-单晶半导体层由硅制成，并且中间层由硅-锗制成；
-中间层的厚度为5至20nm；
-应变半导体材料层包括硅-锗；
-所述应变半导体层通过在由硅制成的基体衬底上外延生长而形成；
-在完成步骤(d)后，所转移的单晶半导体层和应变半导体材料层之间包含的介电层的厚度小于或等于50nm，优选小于或等于25nm；
-步骤(a)包括将离子物质注入到供体衬底中以便形成延伸到载体衬底中的弱化区的操作，并且步骤(d)包括使供体衬底沿着所述弱化区分离，以便将单晶半导体层、中间层和载体衬底的一部分转移到接收衬底；
-步骤(b)另外包括在接收衬底的应变半导体材料层上形成介电接合层或由与供体衬底的单晶半导体层相同的弛豫单晶材料组成的接合层；并且在步骤(c)中，所述接合层位于供体衬底和接收衬底之间的接合界面处；
-供体衬底包括在单晶半导体层上的第一介电层；
-根据一个实施方式，形成在所述接收衬底上的接合层是第二介电层，第一介电层和第二介电层一起形成应变绝缘体上半导体衬底的掩埋电绝缘层；
-接合层包括半导体材料的氧化物或氮化物；
-所述接合层通过沉积在接收衬底的应变半导体材料层上而形成；
-接合层的厚度为1至30nm；
-根据另一实施方式，接合层通过在所述应变半导体材料层上外延生长与单晶半导体层相同的半导体材料而形成；
-所述接合层的厚度为1至20nm。
附图说明
参照附图，本发明的其他特征和优点将从下面的详细描述中得出，其中：
-图1A至1F示意性地说明制造应变绝缘体上硅衬底的方法的步骤，其导致过高的缺陷率；
-图2是显示用于各种方法条件的sSOI衬底的各层的锗含量的图；
-图3A至3I示意性地说明根据本发明第一实施方式的制造应变绝缘体上半导体衬底的方法的步骤；
-图4A至4I示意性地说明根据本发明第二实施方式的制造应变绝缘体上半导体衬底的方法的步骤；
为了便于附图的可读性，各层未按比例显示。
具体实施方式
提供了一种供体衬底，其包括至少一个单晶半导体层，该单晶半导体层用于形成sSOI衬底的应变层。
供体衬底是复合衬底，即它由至少两个不同材料层组成，包括设置在所述衬底表面上的单晶半导体层。
更具体而言，供体衬底依次包括单晶载体衬底、中间层和所述单晶半导体层，中间层相对于载体衬底的材料和相对于单晶半导体层的材料形成蚀刻停止层。为实现这一点，中间层由化学成分不同于载体衬底和单晶半导体层的材料制成，可根据蚀刻剂的性质和所需的选择性进行材料的选择。
以特别有利的方式，供体衬底通过在所述单晶载体衬底上外延生长中间层和随后的单晶半导体层而形成。对于相对于sSOI衬底中所述层的预期性能水平，外延生长实际上是形成高品质和受控厚度的单晶半导体层的最合适的技术。特别是，最终sSOI衬底所需的单晶半导体层的粗糙度和其厚度均匀性是通过外延生长直接获得的，而不是使所述层经受后续处理。
根据一个优选实施方式，供体衬底包括与单晶半导体层的材料相同的第一材料，并且中间层包括与第一材料不同的第二单晶材料。
中间层的厚度被选择成使得其足够薄以使第二材料保持第一材料的晶格参数，从而使得在所述中间层上形成的单晶半导体层处于弛豫状态，并且使得不释放由于晶格参数的差异导致的在第二材料中产生的应变，这会产生晶体缺陷，例如位错。因此，中间层的厚度通常为5至20nm。在中间层的情况下，必须检查这种尺寸限制，这在化学蚀刻方面提供选择性，而不会由于所讨论的晶体的晶格参数的差异而引起应变。
根据本发明的一种特定形式，单晶半导体层由硅制成，中间层由硅-锗制成，中间层的锗含量为约20％。
作为选择，单晶半导体层可以由锗或硅-锗制成。
单晶半导体层的厚度有利地为5至50nm，优选10至30nm。
根据一个实施方式，单晶半导体层被介电层覆盖。所述介电层尤其可以是半导体材料的氧化物或氮化物的层。
例如，如果单晶层是硅层，则介电层可以是氧化硅(SiO2)层。
所述介电层将形成应变绝缘体上半导体衬底的掩埋绝缘层的全部或一部分。
作为选择，单晶半导体层不被这种介电层覆盖，并且其是形成供体衬底表面的其自由表面。在这种情况下，如下所解释的，sSOI衬底的掩埋绝缘层将由形成在接收衬底上的介电层组成，供体衬底将与该接收衬底结合，以便转移单晶半导体层。
还提供了包括应变半导体材料的表面层的接收衬底。所述层可以通过在基体衬底上外延生长而形成，该基体衬底具有不同于应变层材料的晶格参数。
取决于所使用的材料和期望使应变绝缘体上半导体衬底的半导体层经受的应变的性质，该层中的应变可以是压缩的或拉伸的。
例如，应变半导体材料层可以是通过在硅基体衬底上外延生长而形成的硅-锗层。所述层的锗含量通常为约20％至40％，尽管这些值不是限制性的，但其选择可能根据所述层的厚度进行。在这种情况下，硅-锗层中的应变是压缩的。
为了形成应变绝缘体上半导体衬底，应该将供体衬底的单晶半导体层转移到接收衬底，该转移包括将供体衬底接合到接收衬底的操作，供体衬底的单晶半导体层和应变半导体材料层位于接合界面侧。
根据一个实施方式，所述转移涉及Smart CutTM方法。以本身已知的方式，该转移包括：
-在接合操作之前，将离子物质注入到供体衬底中以形成允许限定供体衬底的一部分的弱化区，其不仅包括待转移的单晶半导体层而且还包括中间层以及载体衬底的一部分；
-在接合操作之后，供体衬底沿着弱化区分离。
实施这种方法的条件对于本领域技术人员来说是已知的，因此在本文中将不再详细描述。
在转移之后，供体衬底的转移部分经过精整处理，允许除去与转移过程相关的残余缺陷，并使所转移的单晶半导体层平滑并减薄至所需的厚度。
精整处理包括两个蚀刻步骤：
-蚀刻位于转移完成时获得的结构表面上的载体衬底的一部分的第一操作，所述蚀刻操作相对于中间层的材料是选择性的。例如，如果载体衬底由硅制成并且中间层由硅-锗制成，则蚀刻剂可以基于TMAH。
-蚀刻位于在蚀刻载体衬底的第一操作完成时获得的结构表面上的中间层的第二操作，所述第二蚀刻操作相对于单晶半导体层的材料是选择性的。例如，如果中间层由硅-锗制成并且单晶半导体层由硅制成，则蚀刻剂可以基于CH3COOH。
本领域技术人员能够根据所讨论材料的性质确定两种蚀刻操作中的每一种的适当试剂和实施条件。此外，本发明不限于选择性湿法蚀刻，还可以包括选择性干法蚀刻。
最后，切割由所转移的半导体层、掩模的绝缘层(如上所述，由接合层和/或由供体衬底的介电层形成)和应变半导体材料层组成的堆叠体的一部分以形成sSOI衬底。
所述切割操作有利地通过蚀刻所述部分周围的沟槽隔离来实现。为了使应变半导体材料层的弛豫最佳地传递到所转移的单晶半导体层，所述沟槽应该超过所述应变半导体材料层延伸到接收衬底的厚度中。用于制造所述沟槽的技术是本领域技术人员公知的，因此不需要在本文中详细描述。
根据作为Smart CutTM方法的替代方案的一个实施方式，转移涉及使供体衬底在其背面(即与接合界面相对的面)上减薄。众所周知的是，这种减薄操作可能涉及干法或湿法蚀刻和/或抛光的一个或多个步骤，尤其是化学机械抛光等。在这种情况下，该方法通过上述两个选择性蚀刻步骤进行。
对于所使用的转移技术，本发明不受限制。
这种精整处理的优点在于它允许获得表现出均匀厚度和低粗糙度的所转移的单晶半导体层(这归因于所述层是通过外延生长制造的)而不涉及易于在接收衬底的层中弛豫应变的热预算。具体而言，如果接收衬底的应变层由硅-锗制成，则不存在这样的热预算使得可以避免锗扩散到应变层之外。
这种效应可以在图2中看出，图2是显示结构体内的锗含量的图，所述结构体以深度d(以nm为单位)增加的顺序包括：
-转移的单晶硅层；
-掩埋的氧化硅绝缘层；
-锗含量为20％的硅-锗应变层；
-硅基体衬底。
曲线B至D显示对于施加到结构体的各种热预算，以结构体的各层组成的百分比计的锗含量。
曲线A显示初始结构体的锗含量。如所预期的，SiGe层的锗含量在其整个厚度上是恒定的，并且其他层的锗含量为零。
曲线B对应于常规在FDSOI衬底上实施的精整处理的热预算，即使用依赖于高热预算的平滑工艺以获得与抛光的块状硅衬底相当的最终粗糙度，即通过原子力显微镜在30×30μm2的扫描中测量的
Figure BDA0001866455650000071
RMS量级。观察到锗从SiGe层到下面的硅载体衬底的较大程度的扩散，以及从SiGe层到掩埋氧化物层的较小程度的扩散。SiGe层的锗含量现在仅为16％，这对应于所述层中应变的显著降低。
曲线C对应于常规在PDSOI(部分耗尽SOI)衬底上实施的精整处理的热预算，即使用一个或多个快速热平滑工艺，以获得通过原子力显微镜在30×30μm2的扫描中测量的2.5至
Figure BDA0001866455650000081
RMS量级的最终粗糙度。观察锗从SiGe层扩散到下面的硅载体衬底的程度。SiGe层的锗含量从在与掩埋绝缘层交界处的约20％变化到与下面的硅载体衬底交界处的约18％，这对应于所述层中应变的显著降低。
曲线D对应于如上所述的本发明的方法中实施的热预算。在这种情况下提到的热预算对应于在Smart CutTM方法中使用的分离退火工艺中应用的热预算，如众所周知的。观察到SiGe层的锗含量保持与初始结构的锗含量基本上相同，对应于所述层中的应变的守恒，并且因此，所述应变的弛豫在沟槽形成期间最佳地传递到所转移的硅层。
根据实施本发明的一个有利的实施方式，将供体衬底接合到接收衬底的步骤是于接收衬底的应变半导体材料层上形成接合层之前，这允许在最终缺陷率方面提供最佳接合品质的材料在接合界面处接触。
根据一个实施方式，所述接合层是介电层。
在供体衬底的单晶半导体层也被介电层(称为第一介电层)覆盖的情况下，接合界面将由所述第一介电层和接合层(称为第二介电层)组成。因此，所述第一介电层和第二介电层一起形成最终sSOI的掩埋绝缘层。
在供体衬底的单晶半导体层未被介电层覆盖的情况下，接合界面将由所述单晶半导体层和接合层组成。然后单独的接合层形成最终sSOI的掩埋绝缘层。
有利地，接合层包括半导体材料的氧化物或氮化物。
所述接合层通过低温沉积在接收衬底的应变半导体材料层上而形成。可以使用任何合适的沉积技术。以非限制性方式，可以引用以缩写词PE-CVD或PE-ALD熟知的气相沉积变体。
根据是否在供体衬底的单晶半导体层上存在第一介电层来选择接合层的厚度，以便获得掩埋绝缘层的所需厚度，其通常小于或等于50nm，优选小于或等于25nm。
有利的是，还在考虑所述层的沉积期间施加到接收衬底的热预算的同时选择所述厚度，以便限制由该热预算引起的应变半导体材料层中应变的弛豫。
接合层的厚度通常为1至30nm。
根据另一实施方式，接合层由与供体衬底的单晶半导体层相同的单晶材料组成，所述单晶材料处于弛豫或部分弛豫状态。
在这种情况下，单晶半导体层被介电层覆盖，该介电层将形成sSOI衬底的掩埋绝缘层。
接合层通过在应变半导体材料层上外延生长由与供体衬底的单晶半导体层相同的半导体材料形成。
将接合层的厚度有利地选择成使得其足够薄以在SiGe层和接合界面之间提供所需的保护水平，同时如在前面的实施方式中那样考虑在所述层的沉积期间施加到接收衬底的热预算，以便限制由该热预算引起的应变半导体材料层中的应变的弛豫。所述厚度还考虑了由预接合表面制备处理(其可包括湿法或干法蚀刻)引起的材料去除。
举例来说，这种硅接合层的厚度为1至20nm。
在上面提出的两个实施方式中，接合界面使两个介电层之间接触或介电层和与供体衬底的单晶半导体层相同的单晶材料(处于弛豫或部分弛豫状态)的层之间接触。这两种情况对应于提供最小最终缺陷率的接合构造。因此，对于通过具有相同清洁、供体衬底制备和接合条件的图1A至1F所示的方法获得的sSOI衬底，利用在接收衬底上的接合层获得的sSOI衬底(例如如上所述)，在目视检查时表现出低得多的缺陷程度，这特别导致对应于单晶半导体层的非转移区域的孔数量的显著减少。
图3A至3G示意性地说明本发明的一个实施形式的应变绝缘体上半导体衬底的制造步骤。
图3A说明供体衬底1的设置，其包括例如由硅制成的载体衬底10，例如由硅-锗制成的中间层11，以及例如由硅制成的单晶层12。
此外，在图3A所示的实施方式中，层12被介电层13覆盖。
图3B说明离子物质注入到载体衬底10中的实施，以便形成限定待通过Smart CutTM方法转移的部分(由硅层13、中间层12和载体衬底的一部分15形成)的弱化区14。该步骤是可选的，转移可以通过除Smart CutTM方法之外的方法，例如通过在其背面上减薄供体衬底而进行。
图3C说明接收衬底2的设置，其包括在基体衬底21上的应变半导体材料的表面层20。
图3D说明形成接合层22的可选但有利的步骤。所述接合层22可以由沉积在应变半导体材料层20上的介电材料组成；作为选择，层22由与层13的材料相同的材料组成，处于弛豫或部分弛豫状态，并且通过在应变半导体材料层20上外延生长而形成。
图3E说明供体衬底接合至接收衬底，层13和22(或在没有接合层22的情况下为20)处于接合界面I处。在其中层20存在并且由介电材料制成的情况下，它与层13一起形成最终应变绝缘体上半导体衬底的掩埋绝缘层。在下面的图中，层22和13仍然是单独示出的。
图3F说明在沿着弱化区分离供体衬底之后获得的结构体，载体衬底的一部分15位于所述结构体的表面上。作为选择，如果不使用Smart CutTM方法，则可以通过将供体衬底的背面减薄到层15并使所述层的表面平滑来获得所述结构体。
图3G说明在选择性蚀刻载体衬底的一部分15之后获得的结构体，中间层11位于所述结构体的表面上。
图3H说明在选择性蚀刻中间层11之后获得的结构体，单晶层12位于所述结构体的表面上。
图3I说明至多在基体衬底21的厚度内的层12,13,22,20的堆叠体周围切割沟槽T之后获得的sSOI衬底。
图4A至4I示意性地说明根据本发明的另一个实施形式制造应变绝缘体上半导体衬底的步骤。
由与图3A至3I中相同的附图标记表示的元件具有相同的性质，因此不再描述。
图4A至4C所示的步骤与图3A至3C的步骤相似，不同之处在于供体衬底1未被介电层覆盖。换句话说，正是要被转移的层12的半导体表面被暴露。
图4D说明接合层22的形成，在这种情况下，接合层22由沉积在接收衬底2的应变半导体材料层20上的介电材料组成。
图4E至4I中所示的步骤与图3E至3I的步骤类似，不同之处在于sSOI衬底的掩埋绝缘层由单个接合层22组成。
最后，不言而喻，上面给出的实例仅是对本发明的应用领域没有任何限制的具体说明。
参考文献
US 2014/0225160

Claims (18)

1.制造应变绝缘体上半导体衬底的方法，所述方法包括：
(a)提供包括单晶半导体层(12)的供体衬底(1)；
(b)提供包括应变单晶半导体材料表面层(20)的接收衬底(2)；
(c)使所述供体衬底(1)与所述接收衬底(2)接合，介电层(13,22)位于所述供体衬底(1)和所述接收衬底(2)之间的接合界面处；
(d)将所述单晶半导体层(12)从所述供体衬底转移至所述接收衬底；
(e)通过超出所述应变单晶半导体材料表面层(20)延伸到所述接收衬底(2)中的沟槽隔离(T)，从由所转移的单晶半导体层、所述介电层和所述应变单晶半导体材料表面层形成的堆叠体切割下一部分，所述切割操作导致所述应变单晶半导体材料表面层中应变的弛豫，并且导致将所述应变的至少一部分施加至所转移的单晶半导体层；
所述方法的特征在于：
-步骤(a)中提供的所述供体衬底(1)依次包括单晶载体衬底(10)、中间层(11)和所述单晶半导体层(12)，所述中间层(11)相对于单晶载体衬底(10)和所述单晶半导体层(12)的材料形成蚀刻停止层，步骤(d)包括将所述单晶半导体层(12)、所述中间层(11)、所述单晶载体衬底(10)的一部分(15)转移至所述接收衬底(2)；和
-在步骤(d)和(e)之间，实施相对于所述中间层(11)选择性地蚀刻所述单晶载体衬底的所述部分(15)的第一操作和相对于所述单晶半导体层(12)选择性地蚀刻所述中间层(11)的第二操作。
2.如权利要求1所述的方法，其中，所述供体衬底(1)通过在所述单晶载体衬底(10)上外延生长所述中间层(11)和随后的所述单晶半导体层(12)而形成。
3.如权利要求2所述的方法，其中，所述单晶载体衬底(10)包括与所述单晶半导体层(12)的材料相同的第一材料，并且所述中间层(11)包括与所述第一材料不同的第二材料，所述中间层的厚度(11)被选择为使得所述第二材料保持所述第一材料的晶格参数。
4.如权利要求1至3中任一项所述的方法，其中，所述单晶半导体层(12)由硅制成，所述中间层(11)由硅-锗制成。
5.如权利要求1至3中任一项所述的方法，其中，所述中间层(11)的厚度为5至20nm。
6.如权利要求1至3中任一项所述的方法，其中，所述应变单晶半导体材料表面层(20)包括硅-锗。
7.如权利要求6所述的方法，其中，所述应变单晶半导体材料表面层(20)通过在由硅制成的基体衬底(21)上外延生长而形成。
8.如权利要求1至3中任一项所述的方法，其中，在完成步骤(d)后，包括在所转移的单晶半导体层(12)和所述应变单晶半导体材料表面层(20)之间的所述介电层(13，22)的厚度小于或等于50nm。
9.如权利要求1至3中任一项所述的方法，其中，在完成步骤(d)后，包括在所转移的单晶半导体层(12)和所述应变单晶半导体材料表面层(20)之间的所述介电层(13，22)的厚度小于或等于25nm。
10.如权利要求1至3中任一项所述的方法，其中，步骤(a)包括将离子物质注入到所述供体衬底(1)中以便形成延伸到所述单晶载体衬底(10)中的弱化区(14)的操作，并且步骤(d)包括使所述供体衬底沿着所述弱化区(14)分离，以便将所述单晶半导体层(12)、所述中间层(11)和所述单晶载体衬底的一部分(15)转移到所述接收衬底(2)。
11.如权利要求1至3中任一项所述的方法，其中，
-步骤(b)另外包括在所述接收衬底的应变单晶半导体材料表面层(20)上形成介电接合层(22)或由与所述供体衬底的单晶半导体层(12)相同的弛豫单晶材料(12)组成的接合层；和
-在步骤(c)中，所述接合层(22)位于所述供体衬底(1)和所述接收衬底(2)之间的接合界面处。
12.如权利要求11所述的方法，其中，所述供体衬底(1)包括在所述单晶半导体层(12)上的第一介电层(13)。
13.如权利要求12所述的方法，其中，形成在所述接收衬底上的所述接合层(22)是第二介电层，第一介电层和第二介电层(13,22)一起形成所述应变绝缘体上半导体衬底的掩埋电绝缘层。
14.如权利要求11所述的方法，其中，所述接合层(22)包括半导体材料的氧化物或氮化物。
15.如权利要求13所述的方法，其中，所述接合层(22)通过沉积在所述接收衬底的应变单晶半导体材料表面层(20)上而形成。
16.如权利要求13所述的方法，其中，所述接合层(22)的厚度为1至30nm。
17.根据权利要求11所述的方法，其中，所述接合层(22)通过在所述应变单晶半导体材料表面层上外延生长与所述单晶半导体层相同的半导体材料而形成。
18.如权利要求17所述的方法，其中，所述接合层(22)的厚度为1至20nm。
CN201780030016.9A 2016-05-17 2017-05-17 制造应变绝缘体上半导体衬底的方法 Active CN109155278B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1654369 2016-05-17
FR1654369A FR3051596B1 (fr) 2016-05-17 2016-05-17 Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
PCT/EP2017/061793 WO2017198687A1 (en) 2016-05-17 2017-05-17 Method for fabricating a strained semiconductor-on-insulator substrate

Publications (2)

Publication Number Publication Date
CN109155278A CN109155278A (zh) 2019-01-04
CN109155278B true CN109155278B (zh) 2023-06-27

Family

ID=56322203

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780030016.9A Active CN109155278B (zh) 2016-05-17 2017-05-17 制造应变绝缘体上半导体衬底的方法

Country Status (8)

Country Link
US (3) US10957577B2 (zh)
EP (1) EP3459107B1 (zh)
JP (1) JP6949879B2 (zh)
CN (1) CN109155278B (zh)
FR (1) FR3051596B1 (zh)
SG (1) SG11201809861XA (zh)
TW (1) TWI711118B (zh)
WO (1) WO2017198687A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833194B2 (en) 2010-08-27 2020-11-10 Acorn Semi, Llc SOI wafers and devices with buried stressor
FR3051596B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
CN112567511B (zh) * 2018-06-29 2023-08-25 长江存储科技有限责任公司 半导体结构及其形成方法
US11610808B2 (en) * 2019-08-23 2023-03-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor wafer with low defect count and method for manufacturing thereof
CN112447771B (zh) * 2020-10-16 2023-12-01 广东省大湾区集成电路与***应用研究院 GeSiOI衬底及其制备方法、GeSiOI器件及其制备方法
US11532642B2 (en) * 2020-12-14 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-function substrate
US11955374B2 (en) * 2021-08-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming SOI substrate

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1666331A (zh) * 2002-07-09 2005-09-07 S·O·I·Tec绝缘体上硅技术公司 转移应变半导体材料层的方法
CN1956149A (zh) * 2005-10-26 2007-05-02 国际商业机器公司 制造goi半导体结构的方法及使用这些方法制造的半导体结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
EP1443550A1 (en) * 2003-01-29 2004-08-04 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6830962B1 (en) * 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
EP2333824B1 (en) * 2009-12-11 2014-04-16 Soitec Manufacture of thin SOI devices
US9406798B2 (en) 2010-08-27 2016-08-02 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
KR102360695B1 (ko) * 2014-01-23 2022-02-08 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
FR3051595B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
FR3051596B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1666331A (zh) * 2002-07-09 2005-09-07 S·O·I·Tec绝缘体上硅技术公司 转移应变半导体材料层的方法
CN1956149A (zh) * 2005-10-26 2007-05-02 国际商业机器公司 制造goi半导体结构的方法及使用这些方法制造的半导体结构

Also Published As

Publication number Publication date
US11728207B2 (en) 2023-08-15
WO2017198687A1 (en) 2017-11-23
CN109155278A (zh) 2019-01-04
JP6949879B2 (ja) 2021-10-13
US10957577B2 (en) 2021-03-23
FR3051596A1 (fr) 2017-11-24
FR3051596B1 (fr) 2022-11-18
JP2019521510A (ja) 2019-07-25
TW201806075A (zh) 2018-02-16
US20230386896A1 (en) 2023-11-30
EP3459107A1 (en) 2019-03-27
TWI711118B (zh) 2020-11-21
SG11201809861XA (en) 2018-12-28
EP3459107B1 (en) 2019-12-18
US20200321243A1 (en) 2020-10-08
US20210225695A1 (en) 2021-07-22

Similar Documents

Publication Publication Date Title
CN109155278B (zh) 制造应变绝缘体上半导体衬底的方法
JP4919316B2 (ja) 層の移転を介してシリコン・オン・グラスを製造する方法
KR101133871B1 (ko) 무 전위의 변형 결정질 막의 제조 방법
US7767541B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
CN109155277B (zh) 制造应变绝缘体上半导体衬底的方法
KR20080036209A (ko) 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
EP3195354B1 (en) Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
US20070117350A1 (en) Strained silicon on insulator (ssoi) with layer transfer from oxidized donor
JP2010016390A (ja) グレーデッドエピタキシャル成長を用いた半導体品の製造プロセス
WO2004021420A9 (en) Fabrication method for a monocrystalline semiconductor layer on a substrate
US6326285B1 (en) Simultaneous multiple silicon on insulator (SOI) wafer production
US7402477B2 (en) Method of making a multiple crystal orientation semiconductor device
JP2005101568A (ja) 層転位を介して絶縁体上に緩和したシリコンゲルマニウムを作製する方法
KR20050018979A (ko) 스트레인된 반도체 재료층의 전달 방법
US11610808B2 (en) Semiconductor wafer with low defect count and method for manufacturing thereof

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant