TW201801180A - 蝕刻方法 - Google Patents

蝕刻方法

Info

Publication number
TW201801180A
TW201801180A TW106116819A TW106116819A TW201801180A TW 201801180 A TW201801180 A TW 201801180A TW 106116819 A TW106116819 A TW 106116819A TW 106116819 A TW106116819 A TW 106116819A TW 201801180 A TW201801180 A TW 201801180A
Authority
TW
Taiwan
Prior art keywords
gas
region
frequency power
processing
plasma
Prior art date
Application number
TW106116819A
Other languages
English (en)
Other versions
TWI761345B (zh
Inventor
畑崎芳成
石田和香子
谷口謙介
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201801180A publication Critical patent/TW201801180A/zh
Application granted granted Critical
Publication of TWI761345B publication Critical patent/TWI761345B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H01J37/32449—Gas control, e.g. control of the gas flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種蝕刻方法，高精度地選擇蝕刻由氧化矽構成的第1區域。該方法藉由對於被處理體之電漿處理，而相對於由氮化矽構成的第2區域R2，選擇性地蝕刻由氧化矽構成的第1區域R1；被處理體，具有界定凹部之第2區域R2、填埋該凹部之第1區域R1、及設置於第1區域R1上之遮罩MK；該方法包含：第1步驟，產生包含氟碳化合物氣體之處理氣體的電漿；以及第2步驟，藉由沉積物所包含的氟碳化合物之自由基蝕刻第1區域；第2步驟中，脈衝狀地施加有助於電漿之形成的高頻電力；重複此等步驟。

Description

蝕刻方法
本發明之實施形態係關於一種蝕刻方法。
在電子設備的製造中，對於由氧化矽（SiO2 ）構成的區域施行形成孔洞或溝槽等開口之處理。此等處理，如同專利文獻1所記載，一般而言，使被處理體暴露於氟碳化合物氣體的電漿，蝕刻該區域。
此外，已知對於由氮化矽構成的第2區域，選擇性地蝕刻由氧化矽構成的第1區域之技術。作為此等技術之一例，已知SAC（Self-Aligned Contact, 自對準接觸）技術。關於SAC技術，記載於專利文獻2中。
係SAC技術之處理對象的被處理體，具備氧化矽製之第1區域、氮化矽製之第2區域、及遮罩。第2區域，設置為界定凹部；第1區域，設置為填埋該凹部，且覆蓋第2區域；遮罩，設置於第1區域上，在凹部上方提供開口。習知之SAC技術，如同專利文獻2所記載，為了蝕刻第1區域，而使用包含氟碳化合物氣體、氧氣、及稀有氣體之處理氣體的電漿。藉由將被處理體暴露於此處理氣體的電漿，而在從遮罩之開口露出的部分中蝕刻第1區域，形成上部開口。進一步，藉由使被處理體暴露於處理氣體的電漿，而自對準地蝕刻第2區域所包圍之部分，即凹部內之第1區域。藉此，自對準地形成與上部開口連續之下部開口。
另，已知使用有機膜作為蝕刻對象之技術（專利文獻3）、使矽為蝕刻對象之技術（專利文獻4）、及在有機膜的脈衝蝕刻後蝕刻SiO2 之技術（專利文獻5）。 [習知技術文獻] [專利文獻]
專利文獻1：美國特許第7708859號說明書 專利文獻2：日本特開2000－307001號公報 專利文獻3：美國特許出願公開2014／0051256號說明書 專利文獻4：美國特許出願公開2015／0348792號說明書 專利文獻5：美國特許出願公開2015／0170965號說明書
[本發明所欲解決的問題] 若依本案發明人等之見解，則上述習知技術，在選擇蝕刻由氧化矽構成的第1區域時，沉積物再度附著於凹部內，難以高精度地蝕刻凹部內，因而要求在可選擇蝕刻之狀態下，高精度地蝕刻第1區域。 [解決問題之技術手段]
第1蝕刻方法中，藉由對於被處理體之電漿處理，而相對於由氮化矽構成的第2區域，選擇性地蝕刻由氧化矽構成的第1區域；該被處理體，具有界定凹部之該第2區域、設置為填埋該凹部且覆蓋該第2區域之該第1區域、及設置於該第1區域上之遮罩，該遮罩，在該凹部上方提供具有較該凹部的寬度更寬之寬度的開口；該方法包含以下步驟：第1步驟，在收納有該被處理體的處理容器內產生包含氟碳化合物氣體之處理氣體的電漿，於該被處理體上形成包含氟碳化合物之沉積物；以及第2步驟，藉由該沉積物所包含的氟碳化合物之自由基蝕刻該第1區域，脈衝狀地施加有助於該電漿之形成的高頻電力；重複實行包含該第1步驟、及該第2步驟之程序。
此一方法，包含藉由氟碳化合物之自由基，選擇性地蝕刻由氧化矽構成的第1區域之第2步驟，故蝕刻第1區域，並抑制由氮化矽構成的第2區域之蝕削。
此外，第1步驟，藉由包含氟碳化合物氣體之處理氣體、或包含氟碳化合物氣體及惰性氣體之處理氣體的電漿，形成沉積物。此外，藉由氧之活性種，將沉積物的量，以該氧之活性種適度地減少。
於第2步驟中，若脈衝狀地施加高頻電力，則在未施加脈衝之OFF期間中，可使濺鍍的氧化矽往凹部之外側移出，故抑制凹部內之氧化矽的再附著，可高精度地蝕刻。此外，藉由使脈衝之OFF期間存在，而可抑制過度的離子之加速，因而亦可抑制凹部的開口端面之過度的蝕刻。
第2蝕刻方法中，該第2步驟的該蝕刻，係藉由實質上不含氧之處理氣體施行。此一方法，效率良好地施行相對於第2區域之第1區域的選擇性蝕刻。另，實質上不含氧，係指未刻意將氧導入處理氣體內。
第3蝕刻方法中，該第1步驟的電漿，係包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿。此等氣體的電漿，可於第1區域及第2區域上形成沉積物，藉由對沉積物施加能量，而可選擇性地蝕刻氧化矽。
第4蝕刻方法中，在該第2步驟中，對該處理容器內之設置於該被處理體的上部之上部電極施加電漿產生用的第1高頻電力；對設置於該被處理體的下部之下部電極施加離子導入用的第2高頻電力；藉由施行將該第1高頻電力及該第2高頻電力成為ON之期間、及成為OFF之期間交互切換的調變，而產生該脈衝狀的高頻電力。此一情況，具有抑制離子之過度的加速，並促進在成為OFF之期間因蝕刻而產生之副產物的排氣之效果。
第5蝕刻方法中，該脈衝狀之該高頻電力的成為ON之期間相對於脈衝周期之比率（工作比），宜為10%以上70%以下。此一情況，可抑制位於凹部的開口端面（肩部）之氮化矽被蝕削的量。
第6蝕刻方法中，該脈衝狀之該高頻電力的成為ON之期間相對於脈衝周期之比率（工作比），更宜為50%以上60%以下。此一情況，可進一步抑制位於凹部的開口端面（肩部）之氮化矽被蝕削的量。 [本發明之效果]
本發明之蝕刻方法中，可高精度地選擇蝕刻第1區域。
以下，參考附圖對各種實施形態詳細地說明。另，對於在各附圖中相同或相當之部分給予相同符號。
圖1為，顯示一實施形態之蝕刻方法的流程圖。圖1所示的方法MT，係藉由對於被處理體之電漿處理，而相對於由氮化矽構成的第2區域，選擇性地蝕刻由氧化矽構成的第1區域之方法。
圖2為，例示係一實施形態之蝕刻方法的應用對象之被處理體的剖面圖。如圖2所示，被處理體，即晶圓W，具備：基板SB、第1區域R1、第2區域R2、及之後構成遮罩的有機膜OL。在一例中，晶圓W，係在製造鰭式電場效應電晶體之中途所獲得，其進一步具備***區域RA、含矽之反射防止膜AL、及光阻遮罩RM。
***區域RA，設置為從基板SB***。該***區域RA，例如可構成閘極區域。第2區域R2，由氮化矽（Si3 N4 ）構成，設置於***區域RA之表面、及基板SB之表面上。該第2區域R2，如圖2所示，以界定凹部的方式延伸。在一例中，凹部的深度約為150nm，凹部的寬度約為20nm。
第1區域R1，由氧化矽（SiO2 ）構成，設置於第2區域R2上。具體而言，第1區域R1，設置為填埋以第2區域R2界定的凹部，覆蓋該第2區域R2。
有機膜OL，設置於第1區域R1上。有機膜OL，可由有機材料構成，例如由非晶碳構成。反射防止膜AL，設置於有機膜OL上。光阻遮罩RM，設置於反射防止膜AL上。光阻遮罩RM，在以第2區域R2界定之凹部上方提供具有較該凹部的寬度更寬之寬度的開口。光阻遮罩RM的開口之寬度，例如為60nm。此等光阻遮罩RM的圖案，係藉由光微影技術形成。
方法MT，在電漿處理裝置內處理如圖2所示之晶圓W等被處理體。圖3為，概略示意可使用在圖1所示的方法之實施的電漿處理裝置之一例的圖。圖3所示之電漿處理裝置10，為電容耦合型電漿蝕刻裝置，具備略圓筒狀之處理容器12。處理容器12之內壁面，例如由經陽極氧化處理的鋁構成。該處理容器12為安全接地。
於處理容器12的底部上，設置略圓筒狀之支持部14。支持部14，例如由絕緣材料構成。支持部14，在處理容器12內，從處理容器12的底部往鉛直方向延伸。此外，於處理容器12內，設置載置台PD。載置台PD係由支持部14支持。
載置台PD，於其頂面保持晶圓W。載置台PD，具有下部電極LE及靜電吸盤ESC。下部電極LE，包含第1板18a及第2板18b。第1板18a及第2板18b，例如由如鋁等金屬構成，呈略圓盤形狀。第2板18b，設置於第1板18a上，與第1板18a電性連接。
於第2板18b上，設置靜電吸盤ESC。靜電吸盤ESC，具有將係導電膜之電極配置在一對絕緣層或絕緣片間的構造。靜電吸盤ESC之電極，通過開關23而與直流電源22電性連接。此靜電吸盤ESC，藉由以來自直流電源22的直流電壓所產生之庫侖力等靜電力吸附晶圓W。藉此，靜電吸盤ESC，可保持晶圓W。
於第2板18b之邊緣部上，以包圍晶圓W之邊緣及靜電吸盤ESC的方式配置對焦環FR。對焦環FR，係為了改善蝕刻之均一性而設置。對焦環FR，由依蝕刻對象的膜材料而適宜選擇的材料所構成，例如可由石英構成。
於第2板18b之內部，設置冷媒流路24。冷媒流路24，構成溫度調節機構。從設置於處理容器12之外部的急冷器單元，通過配管26a對冷媒流路24供給冷媒。供給至冷媒流路24的冷媒，通過配管26b而返回急冷器單元。如此地，使冷媒在冷媒流路24與急冷器單元之間循環。藉由控制此冷媒的溫度，而控制以靜電吸盤ESC支持之晶圓W的溫度。
此外，於電漿處理裝置10，設置氣體供給管線28。氣體供給管線28，將來自熱傳氣體供給機構之熱傳氣體，例如He氣體，往靜電吸盤ESC的頂面與晶圓W的背面之間供給。
此外，電漿處理裝置10，具備上部電極30。上部電極30，在載置台PD的上方中，與該載置台PD對向配置。下部電極LE與上部電極30，彼此略平行地設置。在上部電極30與下部電極LE之間，提供對晶圓W施行電漿處理所用的處理空間S。
上部電極30，隔著絕緣性遮蔽構件32，支持在處理容器12的上部。一實施形態中，上部電極30，可構成為從載置台PD的頂面，即晶圓載置面起之鉛直方向的距離為可變。上部電極30，可包含電極板34及電極支持體36。電極板34面向處理空間S，於該電極板34設置複數個氣體噴吐孔34a。此電極板34，在一實施形態中，由矽構成。
電極支持體36，以可任意裝卸的方式支持電極板34，例如可由如鋁等導電性材料構成。此電極支持體36，可具有水冷構造。於電極支持體36之內部，設置氣體擴散室36a。與氣體噴吐孔34a連通的複數個氣體流通孔36b，從此氣體擴散室36a往下方延伸。此外，於電極支持體36，形成將處理氣體往氣體擴散室36a引導的氣體導入口36c，在該氣體導入口36c，連接氣體供給管38。
氣體供給管38，通過閥群42及流量控制器群44，而與氣體源群40連接。氣體源群40，包含複數個氣體源。在一例中，氣體源群40，包含：一個以上之氟碳化合物氣體的氣體源、稀有氣體的氣體源、氮氣（N2 氣體）的氣體源、氫氣（H2 氣體）的氣體源、及含氧氣體的氣體源。一個以上之氟碳化合物氣體的氣體源，在一例中，可包含C4 F8 氣體的氣體源、CF4 氣體的氣體源、及C4 F6 氣體的氣體源。稀有氣體的氣體源，可為He氣體、Ne氣體、Ar氣體、Kr氣體、Xe氣體等任意稀有氣體的氣體源，在一例中，係Ar氣體的氣體源。此外，含氧氣體的氣體源，在一例中，可為氧氣（O2 氣體）的氣體源。另，含氧氣體，亦可為含有氧之任意氣體，例如可為如CO氣體或CO2 氣體等氧化碳氣體。
閥群42包含複數個閥，流量控制器群44包含如質量流量控制器等複數個流量控制器。氣體源群40之複數個氣體源，分別通過閥群42之對應的閥、及流量控制器群44之對應的流量控制器，而與氣體供給管38連接。
此外，電漿處理裝置10，沿著處理容器12之內壁以可任意拆卸的方式設置防沉積遮蔽件46。防沉積遮蔽件46，亦設置於支持部14之外周。防沉積遮蔽件46，可防止蝕刻副產物（沉積物）附著於處理容器12，其可藉由將Y2 O3 等陶瓷被覆於鋁材而構成。
排氣板48設置於支持部14與處理容器12的側壁之間，且位於處理容器12的底部側。排氣板48，例如可藉由將Y2 O3 等陶瓷被覆於鋁材而構成。排氣口12e設置於處理容器12，且位於該排氣板48之下方。排氣口12e，通過排氣管52而與排氣裝置50連接。排氣裝置50，具有渦輪分子泵等真空泵，可將處理容器12內之空間減壓至期望的真空度。此外，於處理容器12的側壁設置晶圓W之搬出入口12g，此搬出入口12g可藉由閘閥54開閉。
此外，電漿處理裝置10，進一步具備第1高頻電源62及第2高頻電源64。第1高頻電源62，係產生電漿產生用的高頻電力之電源，例如產生27～100MHz之頻率的高頻電力。第1高頻電源62，通過匹配器66而與上部電極30連接。匹配器66，係匹配第1高頻電源62之輸出阻抗與負載側（上部電極30側）之輸入阻抗所用的電路。另，第1高頻電源62，亦可通過匹配器66而與下部電極LE連接。
第2高頻電源64，係產生用於將離子導入晶圓W的高頻偏壓電力之電源，例如產生400kHz～40MHz的範圍內之頻率的高頻偏壓電力。第2高頻電源64，通過匹配器68而與下部電極LE連接。匹配器68，係匹配第2高頻電源64之輸出阻抗與負載側（下部電極LE側）之輸入阻抗所用的電路。
另，在第2步驟（Ar電漿蝕刻）的蝕刻處理中，對處理容器內之設置於被處理體的上部之上部電極30，從第1高頻電源62，施加電漿產生用的第1高頻電力；對設置於被處理體的下部之下部電極LE，從第2高頻電源64，施加離子導入用的第2高頻電力；藉由施行將第1高頻電力及第2高頻電力成為ON之期間、及成為OFF之期間交互切換的調變，而產生脈衝狀的高頻電力。
亦即，第1步驟（沉積物之形成）的電漿處理中，施加該第1高頻電力作為連續波（CW），但在第2步驟的蝕刻處理中，使第1高頻電力及第2高頻電力在相同期間之間呈ON狀態，在相同期間之間呈OFF狀態，藉以施行調變，產生脈衝狀的高頻電力。換而言之，將第1高頻電力與第2高頻電力，藉由脈衝訊號調變，分別施加於上部電極30及下部電極LE。作為脈衝訊號之形狀，可使用方波等。使用在調變之脈衝訊號的重複頻率，在本例中為5kHz，但即便使用0.1kHz以上、50kHz以下的重複頻率，仍可達到相同的效果。
此外，電漿處理裝置10，進一步具備電源70。電源70，與上部電極30連接。電源70，對上部電極30，施加用於將存在於處理空間S內的陽離子往電極板34導入之電壓。在一例中，電源70，為產生負的直流電壓之直流電源。在另一例中，電源70，亦可為產生較低頻率的交流電壓之交流電源。從電源70對上部電極施加之電壓，可為－150V以下之電壓。亦即，由電源70對上部電極30施加之電壓，可為絕對值為150以上之負的電壓。若從電源70對上部電極30施加此等電壓，則存在於處理空間S的陽離子，碰撞電極板34。藉此，從電極板34釋放二次電子及／或矽。釋放出的矽，與存在於處理空間S內的氟之活性種結合，而減少氟之活性種的量。
此外，一實施形態中，電漿處理裝置10，可進一步具備控制部Cnt。此控制部Cnt，係具備處理器、儲存部、輸入裝置、顯示裝置等之電腦，控制電漿處理裝置10的各部。此控制部Cnt，操作者可利用輸入裝置，為了管理電漿處理裝置10而施行指令之輸入操作等，此外，可藉由顯示裝置，將電漿處理裝置10之運作狀況視覺化顯示。進一步，於控制部Cnt之儲存部，收納有用於以處理器控制在電漿處理裝置10實行的各種處理之控制程式、及用於因應處理條件而使電漿處理裝置10的各部實行處理之程式，即處理配方。
以下，再度參考圖1，對方法MT詳細地予以說明。下述說明中，適宜參考依時間順序實行之圖2、圖4～圖16。圖4～圖15為，顯示方法MT之實施的中途階段之被處理體的剖面圖；圖16為對比較例予以說明的圖。另，下述說明，對於在方法MT中利用圖3所示之一電漿處理裝置10處理圖2所示之晶圓W的例子予以說明。
首先，方法MT，將圖2所示之晶圓W搬入電漿處理裝置10內，將該晶圓W載置於載置台PD上，以該載置台PD保持。
方法MT，接著，實行步驟ST1。步驟ST1，蝕刻反射防止膜AL。因此，步驟ST1，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。此處理氣體，包含氟碳化合物氣體。氟碳化合物氣體，例如可包含C4 F8 氣體及CF4 氣體中之一種以上。此外，此處理氣體，可進一步包含稀有氣體，例如Ar氣體。此外，步驟ST1，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。進一步，步驟ST1，對下部電極LE，供給來自第1高頻電源62的高頻電力、及來自第2高頻電源64的高頻偏壓電力。
以下，例示步驟ST1之各種條件。 處理容器內壓力：10mTorr（1.33Pa）～50mTorr（6.65Pa） 處理氣體 ・C4 F8 氣體：10sccm～30sccm ・CF4 氣體：150sccm～300sccm ・Ar氣體：200sccm～500sccm 電漿產生用的高頻電力：300W～1000W 高頻偏壓電力：200W～500W
步驟ST1，產生處理氣體的電漿，藉由氟碳化合物之活性種，在從光阻遮罩RM的開口露出之部分中蝕刻反射防止膜AL。此一結果，如圖4所示，去除反射防止膜AL之全區域中從光阻遮罩RM的開口露出之部分。亦即，將光阻遮罩RM的圖案轉印至反射防止膜AL，於反射防止膜AL形成提供開口之圖案。另，可藉由控制部Cnt控制步驟ST1的上述電漿處理裝置10之各部的動作。
接續的步驟ST2，蝕刻有機膜OL。因此，步驟ST2，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。此處理氣體，可包含氫氣及氮氣。另，步驟ST2中使用之處理氣體，若為可蝕刻有機膜者，則亦可為包含其他氣體，例如包含氧氣之處理氣體。此外，步驟ST2，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。進一步，步驟ST2，對下部電極LE，供給來自第1高頻電源62的高頻電力、及來自第2高頻電源64的高頻偏壓電力。
以下，例示步驟ST2之各種條件。 處理容器內壓力：50mTorr（6.65Pa）～200mTorr（26.6Pa） 處理氣體 ・N2 氣體：200sccm～400sccm ・H2 氣體：200sccm～400sccm 電漿產生用的高頻電力：500W～2000W 高頻偏壓電力：200W～500W
步驟ST2，產生處理氣體的電漿，在從反射防止膜AL的開口露出之部分中蝕刻有機膜OL。此外，亦蝕刻光阻遮罩RM。此一結果，如圖5所示，去除光阻遮罩RM，去除有機膜OL之全區域中從反射防止膜AL的開口露出之部分。亦即，將反射防止膜AL的圖案轉印至有機膜OL，於有機膜OL形成提供開口MO的圖案，由該有機膜OL產生遮罩MK。另，可藉由控制部Cnt控制步驟ST2的上述電漿處理裝置10之各部的動作。
一實施形態中，在實行步驟ST2後實行步驟ST3。步驟ST3，蝕刻第1區域R1，直至緊接第2區域R2露出之前為止。亦即，蝕刻第1區域R1，直至第2區域R2上留下微少的該第1區域R1為止。因此，步驟ST3，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。此處理氣體，包含氟碳化合物氣體。此外，此處理氣體，可進一步包含稀有氣體，例如Ar氣體。此外，此處理氣體，可進一步包含氧氣。此外，步驟ST3，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。進一步，步驟ST3，對下部電極LE，供給來自第1高頻電源62的高頻電力、及來自第2高頻電源64的高頻偏壓電力。
步驟ST3，產生處理氣體的電漿，在從遮罩MK的開口露出之部分中，藉由氟碳化合物之活性種蝕刻第1區域R1。此步驟ST3的處理時間，設定為在該步驟ST3結束時，於第2區域R2上使第1區域R1留下既定膜厚。此步驟ST3之實行結果，如圖6所示，部分地形成上部開口UO。另，可藉由控制部Cnt控制步驟ST3的上述電漿處理裝置10之各部的動作。
此處，後述步驟ST11，選擇成為沉積模式之條件，沉積模式，亦即為相較於第1區域R1之蝕刻，使往包含第1區域R1之晶圓W的表面上形成含有氟碳化合物之沉積物成為優先的模式。另一方面，步驟ST3，選擇成為蝕刻模式之條件，蝕刻模式，亦即為相較於沉積物之形成，使第1區域R1之蝕刻成為優先的模式。因此，在一例中，於步驟ST3中利用的氟碳化合物氣體，可包含C4 F8 氣體及CF4 氣體中之一種以上。此例之氟碳化合物氣體為，相較於步驟ST11中利用的氟碳化合物氣體之相對於碳原子數之氟原子數的比（即氟原子數／碳原子數），其相對於碳原子數之氟原子數的比（即氟原子數／碳原子數）更高之氟碳化合物氣體。此外，在一例中，為了提高氟碳化合物氣體的解離度，可將步驟ST3中利用之電漿產生用的高頻電力，設定為較步驟ST11中利用之電漿產生用的高頻電力更強的電力。若依照此等例子，則可實現蝕刻模式。此外，在一例中，亦可將步驟ST3中利用的高頻偏壓電力，設定為較步驟ST11的高頻偏壓電力更強的電力。若依照此等例子，則可提高對晶圓W導入之離子的能量，快速地蝕刻第1區域R1。
以下，例示步驟ST3之各種條件。 處理容器內壓力：10mTorr（1.33Pa）～50mTorr（6.65Pa） 處理氣體 ・C4 F8 氣體：10sccm～30sccm ・CF4 氣體：50sccm～150sccm ・Ar氣體：500sccm～1000sccm ・O2 氣體：10sccm～30sccm 電漿產生用的高頻電力：500W～2000W 高頻偏壓電力：500W～2000W
一實施形態，接著，實行步驟ST4。步驟ST4，在處理容器12內產生包含含氧氣體之處理氣體的電漿。因此，步驟ST4，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。此處理氣體，在一例中，作為含氧氣體，可包含氧氣。此外，處理氣體，可進一步包含稀有氣體（例如Ar氣體）或氮氣等惰性氣體。此外，步驟ST4，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。進一步，步驟ST4，對下部電極LE供給來自第1高頻電源62的高頻電力。另，步驟ST4，亦可不對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
步驟ST4，產生氧之活性種，藉由該氧之活性種使遮罩MK的開口MO在其上端部分中擴大。具體而言，如圖7所示，蝕刻以使界定開口MO之上端部分的遮罩MK之上側肩部呈推拔形狀。藉此，即便在後續步驟產生的沉積物附著於遮罩MK之界定開口MO的面，仍可減少該開口MO的寬度之縮小量。另，可藉由控制部Cnt控制步驟ST4的上述電漿處理裝置10之各部的動作。
此處，後述步驟ST11，亦為減少在各程序中形成的微量沉積物之步驟，有抑制沉積物的過度減少之必要性。另一方面，步驟ST4，係為了擴大遮罩MK的開口MO之上端部分的寬度而實行，要求其處理時間為短暫時間。
以下，例示步驟ST4之各種條件。 處理容器內壓力：30mTorr（3.99Pa）～200mTorr（26.6Pa） 處理氣體 ・O2 氣體：50sccm～500sccm ・Ar氣體：200sccm～1500sccm 電漿產生用的高頻電力：100W～500W 高頻偏壓電力：0W～200W
接著，方法MT，實行一次以上之程序SQ1，而後，實行一次以上之程序SQ2。此外，一實施形態，在實行一次以上之程序SQ2後，因應必要，亦可實行一次以上之程序SQ3。此等程序SQ1、程序SQ2、及程序SQ3，係為了蝕刻第1區域R1而實行。程序SQ1、程序SQ2、及程序SQ3，各自包含步驟ST11及步驟ST12。以下，茲就程序SQ1、程序SQ2、及程序SQ3全部共通的步驟ST1及步驟ST2之細節予以說明，接著，對於程序SQ1、程序SQ2、及程序SQ3之差異予以說明。
各程序中，首先，作為第1步驟，實行步驟ST11。步驟ST11，在收納有晶圓W的處理容器12內，產生包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿。因此，步驟ST11，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。此處理氣體，包含氟碳化合物氣體、含氧氣體及惰性氣體。步驟ST11，如同上述地選擇成為沉積模式之條件，故在一例中，作為氟碳化合物氣體，利用C4 F6 氣體。含氧氣體，例如包含氧氣；惰性氣體，包含如Ar氣體等稀有氣體。惰性氣體，亦可為氮氣。此外，步驟ST11，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。進一步，步驟ST11，亦可對下部電極LE供給來自第1高頻電源62的高頻電力。
步驟ST11，產生包含氟碳化合物氣體之處理氣體、或包含氟碳化合物氣體及惰性氣體之處理氣體的電漿，故解離的氟碳化合物，沉積於晶圓W之表面上，形成沉積物DP（參考圖8、圖11、及圖14）。可藉由控制部Cnt控制此步驟ST11的上述電漿處理裝置10之各部的動作。
步驟ST11，重複以氟碳化合物形成沉積物DP的期間，產生氧之活性種，藉由該氧之活性種，適度地減少晶圓W上之沉積物DP的量（參考圖9、圖12、及圖15）。此等圖8及圖9所示之狀態在步驟ST11中同時發生。此一結果，防止開口MO及上部開口UO因過剩的沉積物DP而封閉。此外，在步驟ST11利用之處理氣體，將氧氣以惰性氣體稀釋，故可抑制過度去除沉積物DP的情形。可藉由控制部Cnt控制此步驟ST11的上述電漿處理裝置10之各部的動作。
以下，例示步驟ST11之各種條件。 處理容器內壓力：10～50mTorr 處理氣體 ・C4 F6 氣體流量：1～20sccm ・Ar氣體流量：200sccm～1500sccm ・O2 氣體流量：1～20sccm 第1高頻電源62的高頻電力：40MHz、50W～500W 第2高頻電源64的高頻電力（偏壓電力）：13MHz、0W～50W 電源70的直流電壓：0V～－500V 無高頻電力的調變（CW（連續波））
一實施形態，將各程序之步驟ST11，即一次的步驟ST11，實行2秒以上，例如實行2.5秒～3秒。步驟ST11所進行的沉積時間，在第1程序SQ1設定為3秒，在第2程序SQ2可設定為較其更短的2.5秒。藉此，可適當地控制氮化矽上之保護膜的膜厚增加量，具有改善貫通性等效果。若此等時間長度之期間的沉積物DP之蝕刻率過高，則可能過度去除用於保護第2區域R2的沉積物。因此，在步驟ST11中，以1nm／秒以下之蝕刻率蝕刻沉積物DP。藉此，可適度地調整形成在晶圓W上之沉積物DP的量。另，步驟ST11的沉積物DP之蝕刻的1nm／秒以下之蝕刻率，可藉由從上述條件，選擇處理容器內的壓力、處理氣體中稀有氣體對氧所造成之稀釋的程度（即氧濃度）、及電漿產生用的高頻電力而達成。另，步驟ST11中，在重複期間內（同一期間）內供給氟碳化合物氣體、惰性氣體、氧氣之情況，相較於在不同的期間供給氟碳化合物氣體與氧氣之情況，無需考慮伴隨處理氣體之切換的穩定時間、及放電的穩定時間。亦即，成為不需要伴隨處理氣體之替換的穩定時間、放電的穩定時間，具有改善處理量之效果。此外，此等沉積步驟的氟碳化合物氣體與氧氣之莫耳比，宜為1：0.25至1：2程度，此一情況，形成對於指定電力之最佳的沉積物厚度，獲得微負載之改善、貫通性之改善效果。此外，在利用沉積物形成開口形狀之情況，可使其俯視形狀，為圓形、長方形、狹縫狀、長孔形狀。此外，確認形成的開口，無明顯扭曲，可如同設計地圖案化。
各程序中，接著，實行步驟ST12。步驟ST12，蝕刻第1區域R1。因此，步驟ST12，從由氣體源群40之複數個氣體源中選擇出的氣體源，往處理容器12內供給處理氣體。此處理氣體，包含惰性氣體。惰性氣體，在一例中，可為如Ar氣體等稀有氣體。抑或，惰性氣體，亦可為氮氣。步驟ST12的蝕刻，係藉由實質上不含氧之處理氣體施行。另，實質上不含氧，係指未刻意將氧導入處理氣體內。此外，步驟ST12，使排氣裝置50作動，將處理容器12內的壓力設定為既定壓力。進一步，步驟ST12，對下部電極LE供給來自第1高頻電源62的高頻電力。此外，步驟ST12，對下部電極LE供給來自第2高頻電源64的高頻偏壓電力。
以下，例示步驟ST12之各種條件。 處理容器內壓力：10～50mTorr 處理氣體 ・Ar氣體：200sccm～1500sccm 第1高頻電源62的高頻電力：40MHz、50W～500W 第2高頻電源64的高頻電力（偏壓電力）：13MHz、25W～500W 電源70的直流電壓：0V～－500V
步驟ST12，產生惰性氣體的電漿，對晶圓W導入離子。而後，藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1（參考圖10、圖13、及圖15）。可藉由控制部Cnt控制此步驟ST12的上述電漿處理裝置10之各部的動作。
方法MT中，程序SQ1，係在包含第2區域R2露出時的期間中實行。程序SQ1之步驟ST11，如圖8所示，於晶圓W上形成沉積物DP。另，於圖8，顯示第1區域R1之蝕刻進行，第2區域R2露出，於該第2區域R2上形成沉積物DP的狀態。此沉積物DP，保護第2區域R2。而後，程序SQ1之步驟ST11，如圖9所示，減少在相同的步驟ST11形成之沉積物DP的量。而後，程序SQ1之步驟ST12，藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1。藉由此程序SQ1，使第2區域R2露出，以沉積物DP保護第2區域R2，並蝕刻由第2區域R2提供之凹部內的第1區域R1。藉此，如圖10所示，緩緩地形成下部開口LO。
使程序SQ1，重複一次以上，在一例中，重複39次。因此，如圖1所示，在實行步驟ST12後，於步驟STa中，判定是否滿足停止條件。停止條件，在程序SQ1實行既定次數之情況判定為滿足。於步驟STa中，在判定為尚未滿足停止條件之情況，從步驟ST11實行程序SQ1。另一方面，於步驟STa中，在判定為滿足停止條件之情況，接著，實行程序SQ2。此外，第2高頻電源64的高頻偏壓電力，相較於第1程序SQ1，在第2程序中亦可使其降低。將第2程序SQ2的蝕刻時間，設定為較第1程序SQ1的蝕刻時間更長。藉此，在維持貫通性的狀態下，具有抑制氮化矽之蝕削的效果。
程序SQ2之步驟ST11，如圖11所示，於晶圓W上形成沉積物DP。而後，程序SQ2之步驟ST11，如圖12所示，進一步，減少在相同的步驟ST11形成之沉積物DP的量。而後，程序SQ2之步驟ST12，藉由沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1。藉由此程序SQ2，以沉積物DP保護第2區域R2，並進一步蝕刻由第2區域R2提供之凹部內的第1區域R1。藉此，如圖13所示，使下部開口LO的深度變得更深。
一實施形態之方法，包含藉由氟碳化合物之自由基，選擇性地蝕刻由氧化矽構成的第1區域之第2步驟，故蝕刻第1區域，並抑制由氮化矽構成的第2區域之蝕削。此外，步驟ST11，藉由包含氟碳化合物氣體之處理氣體、或包含氟碳化合物氣體及惰性氣體之處理氣體的電漿，形成沉積物DP。此外，與此同時，在同一步驟中，藉由氧之活性種，將晶圓W上之沉積物DP的量，以該氧之活性種適度地減少。沉積物DP的形成與沉積物DP量的適度減少，係在相同步驟施行，不需要處理氣體之切換，故無需考慮伴隨處理氣體的切換之放電的穩定時間。
此外，一實施形態之方法中，第2步驟的蝕刻，係藉由實質上不含氧之處理氣體施行。此一方法，效率良好地施行相對於第2區域之第1區域的選擇性蝕刻。
使程序SQ2，重複一次以上，在一例中，重複39次。因此，如圖1所示，在實行步驟ST12後，於步驟STb中，判定是否滿足停止條件。停止條件，在程序SQ2實行既定次數之情況判定為滿足。於步驟STb中，在判定為尚未滿足停止條件之情況，從步驟ST11實行程序SQ2。另一方面，於步驟STb中，在判定為滿足停止條件之情況，接著，結束程序SQ2的實行。
方法MT，設定程序SQ1的處理條件，以使在各次之程序SQ1中蝕刻第1區域R1的量，較在各次之程序SQ2中蝕刻第1區域R1的量更少。在一例中，將各次之程序SQ1的實行時間長度，設定為較各次之程序SQ2的實行時間長度更短。此一例子中，可將程序SQ1之步驟ST11的實行時間長度及步驟ST12的實行時間長度之比，與程序SQ2之步驟ST11的實行時間長度及步驟ST13的實行時間長度之比設定為相同。例如，程序SQ1，從2秒～5秒之範圍的時間長度，選擇步驟ST11的實行時間長度；從5秒～10秒之範圍的時間長度，選擇步驟ST12的實行時間長度。此外，程序SQ2，從2秒～10秒之範圍的時間長度，選擇步驟ST11的實行時間長度；從5秒～20秒之範圍的時間長度，選擇步驟ST12的實行時間長度。
在步驟ST11產生的氟碳化合物之活性種，沉積於第2區域R2上而保護該第2區域R2，但在蝕刻第1區域R1而露出第2區域R2時，可能蝕刻第2區域R2。因而，方法MT，在第2區域R2露出的期間中實行一次以上之程序SQ1。藉此，抑制蝕刻量並於晶圓W上形成沉積物DP，藉由該沉積物DP保護第2區域R2。而後，將蝕刻量大的程序SQ2實行一次以上。因此，若依照方法MT，則可抑制第2區域R2之蝕削，並蝕刻第1區域R1。
此外，已於程序SQ1中在第2區域R2上形成沉積物DP，故即便增加各次之程序SQ2的蝕刻量，仍可抑制第2區域R2之蝕削。如此地，藉由使各次之程序SQ2的蝕刻量，較各次之程序SQ1的蝕刻量增加，而可改善方法MT之第1區域R1的蝕刻率。
一實施形態之方法MT，在實行程序SQ2後，因應必要，可進一步實行程序SQ3。程序SQ3之步驟ST11，如圖14所示，於晶圓W上形成沉積物DP，並減少沉積物DP的量。而後，程序SQ3之步驟ST12，藉由Ar濺鍍，以沉積物DP所包含的氟碳化合物之自由基蝕刻第1區域R1。藉由此一程序SQ3，以沉積物DP保護第2區域R2，並進一步蝕刻由第2區域R2提供之凹部內的第1區域R1。
圖16為，顯示與圖15對應的比較例之狀態的圖，顯示在第2步驟中未施行脈衝調變之情況（連續波（CW））。此一情況，濺鍍的氧化矽之分子E，再度附著於凹部的內面。此外，發生凹部的開口端面（肩部）之過度的蝕刻，肩部一部分產生缺口。
另一方面，圖15之實施形態中，於第2步驟中，脈衝狀地施加高頻電力。此一情況，在未施加脈衝之OFF期間中，可使濺鍍的氧化矽，往凹部之外側移出，故抑制凹部內之氧化矽的再附著，可高精度地蝕刻。此外，藉由使脈衝之OFF期間存在，而可抑制過度的離子之加速，因而亦可抑制凹部的開口端面（肩部）之過度的蝕刻。
使程序SQ3，重複一次以上。因此，如圖1所示，在實行步驟ST12後，於步驟STc中，判定是否滿足停止條件。停止條件，在程序SQ3實行既定次數之情況判定為滿足。於步驟STc中，在判定為尚未滿足停止條件之情況，從步驟ST11實行程序SQ3。另一方面，於步驟STc中，在判定為滿足停止條件之情況，結束方法MT的實施。另，全部程序之設定亦可相同。
程序SQ3之步驟ST12，亦可將高頻偏壓電力，設定為較程序SQ1及程序SQ2之步驟ST12中利用的高頻偏壓電力更強的電力。例如，程序SQ1及程序SQ2之步驟ST12，將高頻偏壓電力設定為20W～100W之電力；程序SQ3之步驟ST12，將高頻偏壓電力設定為100W～300W之電力。另，在一例之程序SQ3，從2秒～10秒之範圍的時間長度，選擇步驟ST11的實行時間長度；從5秒～15秒之範圍的時間長度，選擇步驟ST12的實行時間長度。
如圖14所示，在實行程序SQ1及程序SQ2後，晶圓W上之沉積物DP的量變得相當多。若沉積物DP的量變多，則有開口MO的寬度、上部開口UO、及下部開口LO的寬度因沉積物DP而縮窄之情況，但若例如在程序SQ3之步驟ST12利用較大的高頻偏壓電力，則導入至晶圓W之離子的能量提高，即便下部開口LO深，仍可供給離子至該下部開口LO的深部。
另，對於被處理體的第1區域及第2區域之蝕刻技術予以說明。使用在基板上形成有第1區域R1及第2區域R2之晶圓W1的情況，第1區域R1，由氧化矽（SiO2 ）構成；第2區域R2，由氮化矽（Si3 N4 ）構成。步驟ST11及步驟ST12之處理容器內壓力等各種條件，與上述條件相同。
第1步驟，若對晶圓實行步驟ST11，則藉由包含氟碳化合物氣體及氧氣之處理氣體的電漿，在第1區域R1上及第2區域R2上形成沉積物DP。在一例中，作為氟碳化合物氣體，利用C4 F6 氣體。步驟ST11之處理氣體，亦可包含Ar氣體等稀有氣體。步驟ST11，藉由處理氣體進一步包含的氧之活性種，將晶圓W上之沉積物DP的量，以該氧之活性種適度地減少。
第2步驟，對晶圓實行步驟ST12。使步驟ST11之處理後的晶圓W，暴露於稀有氣體的電漿，稀有氣體，例如包含Ar氣體。步驟ST12之處理後，藉由沉積物DP所包含的氟碳化合物之自由基，蝕刻第1區域R1。
步驟ST12，使稀有氣體原子之活性種，例如Ar氣體原子之離子，碰撞沉積物DP。藉此，沉積物DP中的氟碳化合物自由基，增進第1區域R1之蝕刻，減少第1區域R1的厚度。此外，第1區域R1中，沉積物DP的膜厚減少。另一方面，第2區域R2中，沉積物DP的膜厚雖減少，但第2區域R2之蝕刻受到抑制，故第2區域R2的厚度之減少量，相較於第1區域R1的厚度之減少量大幅縮小。
施行上述第1步驟與第2步驟，進行形成上述凹部的實驗。實驗條件，在上述實施形態中，如同以下。另，隨著第2步驟之脈衝調變的工作比變小，使高頻電力之大小增加，將全體施加電力在全部的實驗例設定為相同。程序之循環數為39次。 （共通條件） （1）第1步驟ST11（3秒） 處理容器內壓力：10～50mTorr 處理氣體 ・C4 F6 氣體流量：1～20sccm ・Ar氣體流量：200sccm～1500sccm 第1高頻電源62的高頻電力：40MHz、50W～500W 第2高頻電源64的高頻電力（偏壓電力）：13MHz、0W～50W 電源70的直流電壓：0V～－500V （2）第2步驟ST12（9秒） 處理容器內壓力：（3.99Pa）　10～50mTorr 處理氣體 ・Ar氣體：（不含氧）200sccm～1500sccm 第1高頻電源62的高頻電力：40MHz　50W～500W 第2高頻電源64的高頻電力（偏壓電力）：13MHz　25W～500W 電源70的直流電壓：0V～－500V
為了獲得此等資料而利用之第1步驟S11的處理容器內壓力、C4 F6 氣體流量、Ar流量、第1及第2高頻電源的電力，為上述數值範圍中的30mTorr、8sccm、1100sccm、100W、0W；第2步驟ST12的Ar氣體流量，為上述數值範圍中的1100sccm；各種條件的範圍，顯示在改變此等參數之情況，仍可產生相同效果的範圍。
另，改變參數之情況的實驗例之條件，如同下述。 （實驗例1） ・第1步驟中，O2 氣體流量：7sccm ・第2步驟中，第1高頻電源62的高頻電力：100W ・第2步驟中，第2高頻電源64的高頻電力（偏壓電力）：50W ・第2步驟中，無高頻電力之脈衝調變（CW（連續波）） （實驗例2） ・實驗例1之第1步驟中，O2 氣體流量：6sccm （實驗例3） ・實驗例1之第1步驟中，O2 氣體流量：5sccm （實驗例4） ・第1步驟中，O2 氣體流量：7sccm ・第2步驟中，第1高頻電源62的高頻電力：143W ・第2步驟中，第2高頻電源64的高頻電力（偏壓電力）：71W ・第2步驟中，有高頻電力之脈衝調變（工作比＝70%） （實驗例5） ・實驗例4之第1步驟中，O2 氣體流量：6sccm （實驗例6） ・實驗例4之第1步驟中，O2 氣體流量：5sccm （實驗例7） ・實驗例4之第1步驟中，O2 氣體流量：4sccm （實施例8） ・第1步驟中，O2 氣體流量：5sccm ・第2步驟中，第1高頻電源62的高頻電力：200W ・第2步驟中，第2高頻電源64的高頻電力（偏壓電力）：100W ・第2步驟中，有高頻電力之脈衝調變（工作比＝50%） （實驗例9） ・實驗例8之第1步驟中，O2 氣體流量：4sccm （實驗例10） ・實驗例8之第1步驟中，O2 氣體流量：3sccm （實驗例11） ・實驗例8之第1步驟中，O2 氣體流量：2sccm （實驗例12） ・第1步驟中，O2 氣體流量：5sccm ・第2步驟中，第1高頻電源62的高頻電力：333W ・第2步驟中，第2高頻電源64的高頻電力（偏壓電力）：167W ・第2步驟中，有高頻電力之脈衝調變（工作比＝30%） （實驗例13） ・實施例12之第1步驟中，O2 氣體流量：4sccm （實驗例14） ・實施例12之第1步驟中，O2 氣體流量：3sccm （實驗例15） ・實驗例12之第1步驟中，O2 氣體流量：2sccm （實驗結果）
實驗例中，凹部的開口端面之第2區域（氮化矽）的蝕刻量、及凹部內之貫通不良的有無，如同下述。另，貫通不良，表示以電子顯微鏡觀察凹部內時，確認沉積物附著於凹部內之情況。 ・實驗例1：11.1nm（貫通良好） ・實驗例2：7.5nm（貫通不良） ・實驗例3：6.8nm（貫通不良） ・實驗例4：11.1nm（貫通良好） ・實驗例5：10.2nm（貫通良好） ・實驗例6：7.5nm（貫通不良） ・實驗例7：4.3nm（貫通不良） ・實驗例8：8.6nm（貫通良好） ・實驗例9：6.8nm（貫通良好） ・實驗例10：5.7nm（貫通不良） ・實驗例11：3.9nm（貫通不良） ・實驗例12：8nm（貫通良好） ・實驗例13：7.7nm（貫通良好） ・實驗例14：6.4nm（貫通良好） ・實驗例15：4.5nm（貫通不良）
圖17為，彙整上述實驗結果的圖。
上述實施例，得知藉由施行脈衝調變，無關於第1步驟的氧流量，發生貫通不良之情況減少。此外，得知若將第2步驟之工作比減小，則貫通不良（UE）進一步減少。得知在第1步驟的氧流量少之情況，開口端面之氮化矽的去除量減少，選擇蝕刻性改善。另，實施例1之情況，在凹部的肩部中，施行過度的蝕刻，觀察到氮化矽之缺口，但在實施例10中並未觀察到。
以上，如同說明，上述蝕刻方法中，藉由對於被處理體之電漿處理，而相對於由氮化矽構成的第2區域，選擇性地蝕刻由氧化矽構成的第1區域；被處理體，具有界定凹部之第2區域、設置為填埋該凹部且覆蓋第2區域之第1區域、及設置於第1區域上之遮罩，該遮罩，在凹部上方提供具有較該凹部的寬度更寬之寬度的開口；該方法包含以下步驟：第1步驟，在收納有被處理體的處理容器內產生包含氟碳化合物氣體之處理氣體的電漿，於被處理體上形成包含氟碳化合物之沉積物；以及第2步驟，藉由沉積物所包含的氟碳化合物之自由基蝕刻該第1區域，脈衝狀地施加有助於電漿之形成的高頻電力；重複實行包含該第1步驟、及該第2步驟之程序。
此一方法，於第2步驟中，脈衝狀地施加高頻電力，故在未施加脈衝之OFF期間中，可使濺鍍的氧化矽往凹部之外側移出，抑制凹部內之氧化矽的再附著，可高精度地蝕刻。因此，如同上述實驗結果，工作比越為下降，則貫通不良之發生機率越為減少。
此外，藉由使脈衝之OFF期間存在，而可抑制過度的離子之加速，故可抑制凹部的開口端面之過度的蝕刻。
此外，該蝕刻方法中，第1步驟的電漿，係包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿。此等氣體的電漿，可於第1區域及第2區域上形成沉積物，藉由對沉積物施加能量，而可選擇性地蝕刻氧化矽。
此外，該蝕刻方法中，在第2步驟中，對處理容器內之設置於該被處理體的上部之上部電極施加電漿產生用的第1高頻電力，對設置於被處理體的下部之下部電極施加離子導入用的第2高頻電力，藉由施行將第1高頻電力及第2高頻電力成為ON之期間、及成為OFF之期間交互切換的調變，而產生脈衝狀的高頻電力。若依照此一方法，則藉由脈衝調變，減少貫通不良。
此外，脈衝狀之該高頻電力的成為ON之期間相對於脈衝周期之比率（工作比），宜為10%以上70%以下。此一情況，相較於工作比超過70%之情況，貫通不良減少。亦即，可抑制位於凹部的開口端面（肩部）之氮化矽被蝕削的量。
此外，脈衝狀之該高頻電力的成為ON之期間相對於脈衝周期之比率（工作比），更宜為50%以上60%以下。此一情況，發現工作比使貫通不良更為減少。
10‧‧‧電漿處理裝置
12‧‧‧處理容器
12e‧‧‧排氣口
12g‧‧‧搬出入口
14‧‧‧支持部
18a‧‧‧第1板
18b‧‧‧第2板
22‧‧‧直流電源
23‧‧‧開關
24‧‧‧冷媒流路
26a、26b‧‧‧配管
28‧‧‧氣體供給管線
30‧‧‧上部電極
32‧‧‧絕緣性遮蔽構件
34‧‧‧電極板
34a‧‧‧氣體噴吐孔
36‧‧‧電極支持體
36a‧‧‧氣體擴散室
36b‧‧‧氣體流通孔
36c‧‧‧氣體導入口
38‧‧‧氣體供給管
40‧‧‧氣體源群
42‧‧‧閥群
44‧‧‧流量控制器群
46‧‧‧防沉積遮蔽件
48‧‧‧排氣板
50‧‧‧排氣裝置
52‧‧‧排氣管
54‧‧‧閘閥
62‧‧‧第1高頻電源
64‧‧‧第2高頻電源
66、68‧‧‧匹配器
70‧‧‧電源
AL‧‧‧反射防止膜
Cnt‧‧‧控制部
DP‧‧‧沉積物
E‧‧‧氧化矽之分子
ESC‧‧‧靜電吸盤
FR‧‧‧對焦環
LE‧‧‧下部電極
LO‧‧‧下部開口
MK‧‧‧遮罩
MO‧‧‧開口
OL‧‧‧有機膜
PD‧‧‧載置台
R1‧‧‧第1區域
R2‧‧‧第2區域
RA‧‧‧***區域
RM‧‧‧光阻遮罩
S‧‧‧處理空間
SB‧‧‧基板
UO‧‧‧上部開口
W、W1‧‧‧晶圓
圖1係顯示一實施形態之蝕刻方法的流程圖。 圖2係例示係一實施形態之蝕刻方法的應用對象之被處理體的剖面圖。 圖3係概略示意可使用在圖1所示的方法之實施的電漿處理裝置之一例的圖。 圖4係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖5係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖6係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖7係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖8係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖9係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖10係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖11係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖12係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖13係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖14係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖15係顯示圖1所示的方法之實施的中途階段之被處理體的剖面圖。 圖16係顯示說明比較例所用之被處理體的剖面圖。 圖17係彙整實驗結果的圖。

Claims (6)

  1. 一種蝕刻方法，藉由對於被處理體之電漿處理，而相對於由氮化矽構成的第2區域，選擇性地蝕刻由氧化矽構成的第1區域； 該被處理體，具有界定凹部之該第2區域、設置為填埋該凹部且覆蓋該第2區域之該第1區域、及設置於該第1區域上之遮罩，該遮罩，在該凹部上方提供具有較該凹部的寬度更寬之寬度的開口； 該蝕刻方法，包含以下步驟： 第1步驟，在收納有該被處理體的處理容器內產生包含氟碳化合物氣體之處理氣體的電漿，於該被處理體上形成包含氟碳化合物之沉積物；以及 第2步驟，藉由該沉積物所包含的氟碳化合物之自由基蝕刻該第1區域，脈衝狀地施加有助於該電漿之形成的高頻電力； 重複實行包含該第1步驟、及該第2步驟之程序。
  2. 如申請專利範圍第1項之蝕刻方法，其中， 該第2步驟的該蝕刻，係藉由實質上不含氧之處理氣體施行。
  3. 如申請專利範圍第1或2項之蝕刻方法，其中， 該第1步驟的電漿，係包含氟碳化合物氣體、含氧氣體及惰性氣體之處理氣體的電漿。
  4. 如申請專利範圍第1或2項之蝕刻方法，其中， 在該第2步驟中， 對該處理容器內之設置於該被處理體的上部之上部電極施加電漿產生用的第1高頻電力； 對設置於該被處理體的下部之下部電極施加離子導入用的第2高頻電力； 藉由施行使該第1高頻電力及該第2高頻電力成為ON之期間、及成為OFF之期間交互切換的調變，而產生該脈衝狀的高頻電力。
  5. 如申請專利範圍第1或2項之蝕刻方法，其中， 該脈衝狀之該高頻電力的成為ON之期間相對於脈衝周期之比率（工作比），為10%以上70%以下。
  6. 如申請專利範圍第1或2項之蝕刻方法，其中， 該脈衝狀之該高頻電力的成為ON之期間相對於脈衝周期之比率（工作比），為50%以上60%以下。
TW106116819A 2016-05-30 2017-05-22 蝕刻方法 TWI761345B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016107370A JP6689674B2 (ja) 2016-05-30 2016-05-30 エッチング方法
JP2016-107370 2016-05-30

Publications (2)

Publication Number Publication Date
TW201801180A true TW201801180A (zh) 2018-01-01
TWI761345B TWI761345B (zh) 2022-04-21

Family

ID=60479619

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106116819A TWI761345B (zh) 2016-05-30 2017-05-22 蝕刻方法

Country Status (6)

Country Link
US (1) US10658189B2 (zh)
JP (1) JP6689674B2 (zh)
KR (1) KR102460164B1 (zh)
CN (1) CN109219867B (zh)
TW (1) TWI761345B (zh)
WO (1) WO2017208807A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019151024A1 (ja) * 2018-02-02 2019-08-08 東京エレクトロン株式会社 半導体装置及びその製造方法
KR20200116476A (ko) * 2018-02-02 2020-10-12 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
WO2019151022A1 (ja) * 2018-02-02 2019-08-08 東京エレクトロン株式会社 半導体装置及びその製造方法
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
JP7110034B2 (ja) 2018-08-24 2022-08-01 東京エレクトロン株式会社 エッチングする方法及びプラズマ処理装置
JP7101096B2 (ja) * 2018-10-12 2022-07-14 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
JP7174634B2 (ja) * 2019-01-18 2022-11-17 東京エレクトロン株式会社 膜をエッチングする方法
CN113169026B (zh) 2019-01-22 2024-04-26 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
JP2021163839A (ja) 2020-03-31 2021-10-11 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
WO2024043185A1 (ja) * 2022-08-23 2024-02-29 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
JP2000307001A (ja) 1999-04-22 2000-11-02 Sony Corp 半導体装置の製造方法
US7056830B2 (en) * 2003-09-03 2006-06-06 Applied Materials, Inc. Method for plasma etching a dielectric layer
US7708859B2 (en) 2004-04-30 2010-05-04 Lam Research Corporation Gas distribution system having fast gas switching capabilities
US20130024439A1 (en) 2011-07-20 2013-01-24 Microsoft Corporation Modeling search in a social graph
US20140051256A1 (en) 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
US9129902B2 (en) 2013-05-01 2015-09-08 Lam Research Corporation Continuous plasma ETCH process
US9105700B2 (en) 2013-12-12 2015-08-11 Lam Research Corporation Method for forming self-aligned contacts/vias with high corner selectivity
JP2015170965A (ja) 2014-03-06 2015-09-28 エスアイアイ・クリスタルテクノロジー株式会社 圧電振動片及び圧電振動子
JP6230954B2 (ja) * 2014-05-09 2017-11-15 東京エレクトロン株式会社 エッチング方法
JP6235981B2 (ja) * 2014-07-01 2017-11-22 東京エレクトロン株式会社 被処理体を処理する方法
JP6315809B2 (ja) * 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
JP2016058590A (ja) * 2014-09-11 2016-04-21 株式会社日立ハイテクノロジーズ プラズマ処理方法

Also Published As

Publication number Publication date
TWI761345B (zh) 2022-04-21
KR20190015174A (ko) 2019-02-13
WO2017208807A1 (ja) 2017-12-07
JP2017216284A (ja) 2017-12-07
US10658189B2 (en) 2020-05-19
KR102460164B1 (ko) 2022-10-28
US20190080917A1 (en) 2019-03-14
CN109219867B (zh) 2023-07-07
CN109219867A (zh) 2019-01-15
JP6689674B2 (ja) 2020-04-28

Similar Documents

Publication Publication Date Title
TWI761345B (zh) 蝕刻方法
CN107078050B (zh) 蚀刻方法
TWI610363B (zh) 被處理體之處理方法
TWI722187B (zh) 蝕刻方法
US20220051904A1 (en) Etching method
TWI684218B (zh) 蝕刻方法（三）
TWI692809B (zh) 蝕刻方法
TWI713109B (zh) 蝕刻方法（一）
KR102589406B1 (ko) 에칭 방법
TW201717276A (zh) 蝕刻方法
TWI766866B (zh) 蝕刻方法
TW201705273A (zh) 蝕刻有機膜之方法
CN105810582B (zh) 蚀刻方法
CN105810581B (zh) 蚀刻方法
CN105810579B (zh) 蚀刻方法