TW201739688A - 半導體結構及其製造方法 - Google Patents

Abstract

本發明實施例揭示一種半導體製造方法，其包含：提供晶圓。在該晶圓之表面上方形成層，其中該層能夠與導電元素形成共晶層。部分移除該層以形成複數個個台面。透過該複數個個台面將該晶圓接合至基板。將該基板薄化至小於預定值之厚度。

Description

半導體結構及其製造方法

本發明實施例係有關半導體結構及其形成方法。

涉及半導電裝置之電子設備對於諸多現代應用係至關重要的。材料及設計之技術進步已生產幾代半導電裝置，其中各代與上一代相比具有更小且更不複雜之電路。在進步及創新之過程中，功能密度(即，每晶片面積之互連裝置之數目)通常增大，而幾何大小(即，可使用製程產生之最小組件)減小。此等進步增加處理及製造半導電裝置之複雜性。 微機電系統(MEMS)裝置近來一直在發展且通常亦涉及電子設備。MEMS裝置係微型裝置，其大小通常在自小於1微米至數毫米之範圍內。MEMS裝置包含使用半導電材料進行製造以形成機械及電特徵。MEMS裝置可包含用於實現機電功能性之數個元件(例如，固定或可移動元件)。對於諸多應用，MEMS裝置電連接至外部電路以形成完整之MEMS系統。通常，藉由導線接合形成連接。MEMS裝置在各種應用中廣泛地使用。MEMS應用包含氣體偵測器、壓力感測器、印表機噴嘴等等。另外，MEMS應用擴展至光學應用(例如可移動鏡)及射頻(RF)應用(例如RF開關)等等。 隨著技術之演變，裝置之設計由於尺寸越來越小且電路之功能性及數量增加而變得更複雜。在此小型且高性能半導體裝置內實施數種製造操作。以微型尺度製造半導體裝置變得更複雜，且製造複雜性之增大可引起各種缺陷，例如高良率損失、電互連之不良可靠性、翹曲及其他問題。因此，需要不斷地修改電子設備中之裝置之結構及製造方法以改進裝置性能以及降低製造成本及減少處理時間。

半導體製造方法包含：提供晶圓且在晶圓上方形成層，其中該層能夠與導電元素形成共晶層。部分移除該層以形成複數個台面且透過複數個台面將晶圓接合至基板。將基板薄化至小於預定值之厚度。 半導體製造方法包含：提供晶圓且在晶圓之表面上方形成階狀組態台面。階狀組態台面包括表面上方之第一層級。階狀組態台面亦包括第一層級上之第二層級且更遠離表面。第一層級包括大於第二層級之寬度的寬度，且第二層級包括經組態以與導電元素形成共晶接合之元素。 半導體製造方法包含：提供包括配置為陣列圖案之複數個單元之基板。各單元包括至少兩個虛設區及兩個虛設區之間之晶粒區域。各虛設區被組態為待劃片區域。該方法亦包括：將晶圓共晶接合至基板。該方法亦包括：將基板薄化至薄於晶圓之厚度的厚度且部分移除晶圓。

以下揭示內容提供諸多不同實施例或實例以用於實施所提供標的物之不同特徵。下文將描述元件及配置之特定實例以簡化本發明。當然，此等實例僅為實例且不意在限制。例如，在以下詳述中，第一特徵形成在第二特徵上方或第二特徵上可包含其中第一特徵及第二特徵直接接觸而形成之實施例，且亦可包含其中第一特徵與第二特徵之間可形成額外特徵使得第一特徵及第二特徵可不直接接觸之實施例。此外，本發明可在各個實例中重複元件符號及/或字母。此重複係為了簡單且清楚且本身不規定所論述之各個實施例及/或組態之間的關係。 另外，在本文中為了便於描述，使用例如「下面」、「下方」、「下」、「上方」、「上」等等之空間相對術語來描述如圖中所繪示之一元件或特徵與另一元件或特徵之關係。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或以其他定向)且同樣可相應地解釋本文中所使用之空間相對描述詞。 電子設備可包含多個MEMS感測器，且該等感測器可整合至近幾代MEMS應用中之半導電晶片上。例如，運動或慣性感測器用於消費性電子產品(例如智慧型電話、平板電腦、遊戲操縱桿及汽車碰撞偵測系統)中之運動啟動使用者介面。為了擷取三維空間內之移動之完整範圍，運動感測器通常利用結合陀螺儀之加速度計。加速度計偵測線性移動，且陀螺儀偵測角移動。此外，例如電子羅盤之磁性感測器亦整合至晶片上用於導航。磁性感測器可判定外部磁場之方向。為了滿足消費者對低成本、高品質及小裝置佔據面積之需求，複數個感測器一起整合在相同基板上。 藉由各種程序在基板上製造及整合MEMS感測器。該等程序通常開始於晶圓且在單切之前並有各種不同操作。晶圓可具有至少大於600微米之厚度以便當在操作期間行進時具有足夠剛性。然而，隨著電子設備變得更緊湊且具有各種功能，要求最終單切之MEMS感測器變得複雜且薄。 圖1係根據本發明之一些實施例之半導體結構100之示意截面圖。半導體結構100經組態用於感測各種特性，例如運動、移動、磁場、壓力或其等組合。在一些實施例中，半導體結構100經組態用於感測線性運動、角運動及磁場之方向。在一些實施例中，半導體結構100包含彼此疊置地堆疊之一或多個基板及用於感測各種預定特性之一或多個裝置。半導體結構100包含第一基板101、第二基板106、第三基板108、第一裝置106a及第二裝置110。應瞭解，半導體結構100可包含一或多個基板及一或多個裝置。 第一基板101包含安置在基板101上方或基板101中之若干電路及主動元件，例如電晶體。根據一些實施例，電路可包含各種n型金屬氧化物半導體(NMOS)及/或p型金屬氧化物半導體(PMOS)裝置，例如電晶體、電容器、電阻器、二極體、光二極體、熔絲等等。電路可經互連以執行一或多個功能。在一些實施例中，第一基板101包含安置在第一基板101上方或第一基板101中之ASIC組件。在一些實施例中，第一基板101包含安置在第一基板101上方或第一基板101中之CMOS組件。在一些實施例中，第一基板101包含半導電材料，例如矽或其他適合材料。 第二基板106安置在第一基板101上方。第二基板106可垂直堆疊在第一基板101上方。在一些實施例中，第二基板106包含矽、玻璃、陶瓷或其他適合材料。在一些實施例中，第二基板106係MEMS基板且包含MEMS裝置或MEMS組件。在一些實施例中，第二基板106具有小於約200微米之厚度。在一些實施例中，第二基板106具有小於約100微米之厚度。在一些實施例中，第二基板106具有小於約50微米之厚度。 在一些實施例中，第一通孔107安置在第二基板106內。第一通孔107延伸穿過第二基板106且與第一基板101上方之導電結構103之至少一部分耦合。在一些實施例中，第一通孔107包含導電材料，例如金、銀、銅、鎳、鎢、鋁、錫及/或其等合金。 第三基板108安置在第二基板106上方。在一些實施例中，第三基板108垂直堆疊在第二基板106或第一基板101上方。在一些實施例中，第三基板108包含矽或其他適合材料。 第二通孔109安置在第三基板108內。在一些實施例中，第二通孔109穿過第三基板108且與第一通孔107及導電結構103電連接。第三基板108可透過第二通孔109及第一通孔107與第二基板106或第一基板101連通。在一些實施例中，第二通孔109係貫穿基板之通孔(TSV)或穿矽通孔(TSV)。在一些實施例中，第二通孔109包含導電材料、金屬材料或半導電材料。在一些實施例中，第二通孔109包含金、銀、銅、鎳、鎢、鋁、錫及/或其等合金。在一些實施例中，第二通孔109係銅柱或矽柱。 第一基板、第二基板及第三基板可經單獨製造且接著透過接合整合成堆疊結構，如同圖1。如先前所提及，包含MEMS裝置之第二基板106薄於某個值，使得整合處置操作具有挑戰性。以下操作繪示在晶圓層級或單切操作中將MEMS基板薄化之製造方法。 參考圖2A，提供晶圓120。在一些實施例中，晶圓120包含半導電材料，例如矽、鍺、二元化合物、III族至V族之間之元素(例如砷化鎵)、II族至VI族之間之元素、IV族至VI族之間元素以及IV族中之不同元素之間之元素(例如碳化矽)。在一些實施例中，晶圓120包含半導電材料，例如三元化物。晶圓120具有大於約500微米之厚度。在一些實施例中，晶圓120具有大於約750微米之厚度。 參考圖2B，多晶矽122視需要安置在晶圓120之表面120a上方。多晶矽122具有自表面120a垂直延伸之厚度「T」。「T」之值係由各種因數判定且某些因數將在以下描述中進行論述。以下段落將並行呈現兩個不同實施例；圖3B、圖4B至圖7B中所繪示之一實施例係基於其上安置有多晶矽122之晶圓120；且圖3A、圖4A至圖7A中所繪示之另一實施例僅基於裸晶圓120。在一些實施例中，裸晶圓120包含單晶矽。在一些實施例中，另一多晶矽123安置在晶圓120之表面120b上方，如圖2C中所展示。表面120b與表面120a相對。多晶矽120或123可藉由氣相沈積形成。如本文中所使用，「氣相沈積」係指透過氣相在基板上沈積材料之程序。氣相沈積程序包含例如(但不限於)化學氣相沈積(CVD)及物理氣相沈積(PVD)之任何程序。氣相沈積方法之實例包含熱絲CVD、rf-CVD、雷射CVD (LCVD)、保形金剛石塗敷程序、有機金屬CVD (MOCVD)、濺鍍、熱蒸發PVD、離子化金屬PVD (IMPVD)、電子束PVD (EBPVD)、反應性PVD、原子層沈積(ALD)、電漿增強型CVD (PECVD)、高密度電漿CVD (HDPCVD)、低壓CVD (LPCVD)等等。 在圖3A中，層140安置在表面120a上方且層140與晶圓120直接接觸。層140經組態以適用於與導電元素(例如金屬元素)形成共晶鍵合。在實施例中，層140由IV族之元素構成，且在以下操作中Ge將被用作實例。然而，亦應瞭解其他適合元素。層140具有自表面120a垂直延伸之厚度「t1」。類似於厚度T，「t1」之量值係由各種因數判定，且該等因數之部分將在下文中進行論述。 在圖3B中，層140安置在表面122a上方且層140與多晶矽122直接接觸。層140具有自表面122a垂直延伸之厚度「t2」。在一些實施例中，t2小於T之約十分之一(1/10)。在一些實施例中，t2小於T之約五分之一(1/5)。類似於厚度「t1」，「t2」之量值係由各種因數判定，且該等因數之部分將在下文中進行論述。 層140可藉由氣相沈積形成。氣相沈積程序包含例如(但不限於) CVD及PVD之任何程序。氣相沈積方法之實例包含熱絲CVD、rf-CVD、LCVD、保形金剛石塗敷程序、MOCVD、濺鍍、熱蒸發PVD、IMPVD、EBPVD、反應性PVD、ALD、PECVD、HDPCVD、LPCVD等等。 參考圖4A及圖4B，光阻劑安置在層140上方且圖案化成層140上方之若干遮罩141。層140之部分未被遮蓋。引入蝕刻操作以部分移除層140。在蝕刻操作期間移除層140之未遮蓋部分。蝕刻操作包含各向同性蝕刻或各向異性蝕刻且可使用例如氟、氯等等之蝕刻劑。在蝕刻操作之後，自層140中移除經圖案化遮罩141 (剩餘之光阻劑)。保留層140之剩餘未蝕刻部分。 參考圖5A，在移除經圖案化遮罩141之後，在表面120a上形成若干台面142。各台面142具有沿表面120a水平量測之寬度w1。假設針對層140之蝕刻操作及經圖案化遮罩141之移除期間之蝕刻損失與層140之安置厚度t1相比相對較小，則台面142之厚度與安置厚度t1基本上相等。 參考圖5B，在移除經圖案化遮罩141之後，在表面122a上形成若干台面142。各台面142具有沿表面120a水平量測之寬度w1。假設針對層140之蝕刻操作及經圖案化遮罩141之移除期間之蝕刻損失與層140之安置厚度相比相對較小，則台面142之厚度與安置厚度t2基本上相等。 參考圖6A，光阻劑經安置以遮蓋台面142且圖案化成若干遮罩155。遮罩155亦遮蓋表面120a之一部分。表面120a之在台面142周圍之一部分未被遮罩155遮蓋。類似地，在圖6B中，光阻劑經安置以遮蓋台面142且圖案化成若干遮罩155。遮罩155亦遮蓋表面122a之一部分，且表面122a之在各台面142周圍之一部分自遮罩155曝露。 接著，引入蝕刻操作以移除層120或122之未遮蓋部分。蝕刻操作包含各向同性蝕刻或各向異性蝕刻，且可使用例如氟、氯等等之蝕刻劑。在完成蝕刻操作之後，移除經圖案化遮罩155。 參考圖7A，在移除經圖案化遮罩155之後，形成若干新台面145。新台面145下方之原始表面120a顛倒，但新台面145周圍之基板120凹陷成比原始表面120a低厚度t3。在一些實施例中，厚度t3介於約1微米至約5微米之間。在一些實施例中，厚度t3介於約1微米至約10微米之間。類似於厚度「T」，「t3」之量值係由各種因數判定，且該等因數之部分將在下文中進行論述。在一些實施例中，t3基本上等於t1。 參考圖7B，在移除經圖案化遮罩155之後，形成若干新台面145a。原始表面122a在新台面145a處部分顛倒，但新台面145a周圍之多晶矽122凹陷成比原始表面122a低厚度t4。在一些實施例中，厚度t4介於約1微米至約5微米之間。在一些實施例中，厚度t4介於約1微米至約10微米之間。類似於厚度「T」，「t4」之量值係由各種因數判定，且該等因數之部分將在下文中進行論述。在一些實施例中，t4基本上等於T。 在一些實施例中，新台面145及新台面145a兩者呈如圖7A及圖7B中所展示之階狀組態。新台面145係雙層級結構。新台面145之第一層級係在台面142下方，且由經擠壓基板部分形成。第二層級係原始台面142。新台面145在第一層級處具有底部寬度w2，其比台面142之寬度w1寬。新台面145a亦係雙層級結構。新台面145a之第一層級係在台面142下方，且由經擠壓多晶矽部分形成。新台面145a之第二層級係原始台面142。新台面145a在第一層級處具有底部寬度w3，其比台面142之寬度w1寬。 如圖7A及圖7B之實施例具有至少500微米之厚度。在一些實施例中，厚度介於約400微米至約700微米之間。在一些實施例中，厚度介於約450微米至約750微米之間。在一些實施例中，厚度介於約500微米至約700微米之間。在一些實施例中，厚度介於約500微米至約750微米之間。在一些實施例中，厚度介於約450微米至約800微米之間。 參考圖8，提供半導電基板300。基板300包含半導電材料，例如矽、鍺、二元化合物、III族至V族之間之元素(例如砷化鎵)、II族至VI族之間之元素、IV族至VI族之間之元素以及IV族中之不同元素之間之元素(例如碳化矽)。在一些實施例中，基板300包含半導電材料，例如三元化物。在一些實施例中，基板300係晶圓且包含含有MEMS裝置之若干晶粒。基板300之尺寸對應於晶圓120之大小。例如，晶圓120可為12英寸晶圓且基板300亦具有約12英寸之直徑。另外，基板300亦包含自基板300之表面300a向上擠壓之若干襯墊310。在一些實施例中，襯墊310包含金屬或合金，例如金、銀、銅、鋁、鋅、其他適合導電材料及/或其等組合。在一些實施例中，襯墊310包含鈦。在一些實施例中，襯墊310包含鋁銅合金。經組態以具有用於容納裝置之晶粒區域315之單元係介於相鄰襯墊310之間。虛設區320係組態為用於單切之劃線之犧牲區。 圖9係圖8之俯視圖，其展示組態為陣列圖案且包含若干單元之基板300之表面300a。各單元具有至少兩個虛設區320。在一些實施例中，虛設區320具有介於約1微米至約200微米之間之寬度。在一些實施例中，虛設區320具有介於約20微米至約200微米之間之寬度。在一些實施例中，虛設區320具有介於約50微米至約200微米之間之寬度。在一些實施例中，虛設區320具有介於約100微米至約200微米之間之寬度。 參考圖10，圖7A或圖7B中之晶圓120翻轉且與基板300接合。各新台面145或145a與基板300上之對應襯墊310對準。襯墊310係導電的。如先前所提及，因為台面142可與金屬襯墊310共晶接合，所以晶圓120透過新台面145或145a與基板300接合。晶圓120與基板300之間的間隙由台面142之厚度t1、厚度t3及襯墊310之厚度判定。隨著厚度t1及t3變大，間隙亦擴大。較大間隙可有助於容置自表面300a擠壓之更多結構。提供更多設計空間用於MEMS裝置。然而，對於一些實施例，經接合晶圓及基板結構在以下研磨操作期間會經歷較大扭矩；間隙應被控制在預定值內。相同因數亦適用於如圖7B中所展示之實施例，此係因為t2、t4之量值及襯墊310之厚度決定經接合晶圓與基板之間的間隙。 在一些實施例中，厚度T介於約1微米至約10微米之間。在一些實施例中，厚度t1或t2介於約0.1微米至約1微米之間。在一些實施例中，厚度t1或t2介於約0.3微米至約1微米之間。在一些實施例中，厚度t1或t2介於約0.5微米至約1微米之間。在一些實施例中，厚度t1或t2介於約0.3微米至約0.8微米之間。 在一些實施例中，厚度t3介於約1微米至約10微米之間。在一些實施例中，厚度t3介於約3微米至約10微米之間。在一些實施例中，厚度t3介於約3微米至約8微米之間。在一些實施例中，厚度t4介於約1微米至約10微米之間。在一些實施例中，厚度t4介於約3微米至約10微米之間。在一些實施例中，厚度t4介於約3微米至約8微米之間。 參考圖11，自基板300之表面300b將經接合晶圓及基板結構研磨成小於預定值。因為晶圓120係載體(具有至少超過約500微米之厚度)，所以經接合基板及晶圓結構在研磨操作期間具有足夠剛性，同時基板300被薄化至低於極薄厚度。在一些實施例中，基板300被薄化至小於約400微米之厚度。在一些實施例中，基板300被薄化至小於約150微米之厚度。在一些實施例中，基板300被薄化至小於約100微米之厚度。在一些實施例中，基板300被薄化至小於約550微米之厚度。在一些實施例中，基板300被薄化至薄於晶圓120之厚度之厚度。 可引入任選操作以將晶圓120自表面120b薄化。如圖12中所展示，將晶圓120薄化至約500微米以下。在一些實施例中，將晶圓120薄化至約100微米以下。 參考圖13，移除晶圓120之一部分，由此曝露晶粒區域315及虛設區320。可藉由蝕刻、雷射劃片或其他適合程序執行移除操作。在一些實施例中，將光阻劑安置在表面120b上且圖案化成若干遮罩。各遮罩與對應之經接合區域基本上對準。引入蝕刻以移除未遮蓋區且在基板300上方形成若干島狀物且曝露晶粒區域315及虛設區320。各島狀物係共晶鍵合部位。 參考圖14，將膜400附接在表面300b上。膜400可由彈性材料製成且可在受力時變形。在一些實施例中，膜400係乾燥膜。在一些實施例中，膜400係UV固化膜。 參考圖15，在虛設區320處執行劃片操作。在一些實施例中，藉由片鋸執行劃片操作。在一些實施例中，藉由雷射執行劃片操作。 參考圖16，在劃片操作經過基板300且將基板300分離為若干個別晶粒之後，膜400可進一步變形且相鄰晶粒之間之空間增加。可拾取經單切晶粒並將其放置在載物台上進行封裝。在一些實施例中，基板300對應於圖1中之第二基板106且可進一步與其他裝置整合為三維半導體裝置。 前文已概述若干實施例之特徵，使得習知此項技術者可更好地理解本發明之態樣。習知此項技術者應瞭解，其可容易地使用本發明作為用於設計或修改用於實施相同目的及/或實現本文引入之實施例之相同優點之其他程序及結構之基礎。習知此項技術者亦應認識到，此等等效構造未脫離本發明之精神及範疇，且其可在不脫離本發明之精神及範疇之情況下對本文作出各種改變、替代及更改。

100‧‧‧半導體結構
101‧‧‧第一基板
103‧‧‧導電結構
106‧‧‧第二基板
106a‧‧‧第一裝置
107‧‧‧第一通孔
108‧‧‧第三基板
109‧‧‧第二通孔
110‧‧‧第二裝置
120‧‧‧晶圓
120a‧‧‧表面
120b‧‧‧表面
122‧‧‧多晶矽
122a‧‧‧表面
123‧‧‧多晶矽
140‧‧‧層
141‧‧‧經圖案化遮罩
142‧‧‧台面
145‧‧‧新台面
145a‧‧‧新台面
155‧‧‧遮罩
300‧‧‧半導電基板
300a‧‧‧表面
300b‧‧‧表面
310‧‧‧襯墊
315‧‧‧晶粒區域
320‧‧‧虛設區
400‧‧‧膜
T‧‧‧厚度
t1‧‧‧厚度
t2‧‧‧厚度
t3‧‧‧厚度
t4‧‧‧厚度
w1‧‧‧寬度
w2‧‧‧寬度
w3‧‧‧寬度

當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本發明之態樣。應注意，根據標準行業慣例，各種特徵不一定按比例繪製。實際上，為了使論述清楚，可任意增大或減小各種特徵之尺寸。 圖1係根據本發明之一些實施例之半導體結構之示意圖。 圖2A至圖16係根據本發明之一些實施例之製造半導體結構之示意圖。

120b‧‧‧表面

145a‧‧‧新台面

300‧‧‧半導電基板

300b‧‧‧表面

310‧‧‧襯墊

315‧‧‧晶粒區域

320‧‧‧虛設區

400‧‧‧膜

t1‧‧‧厚度

t3‧‧‧厚度

Claims (1)

1. 一種半導體製造方法，其包括： 提供晶圓； 在該晶圓之表面上方形成層，其中該層能夠與導電元素形成共晶層； 部分移除該層以形成複數個台面； 透過該複數個台面將該晶圓接合至基板；及 將該基板之厚度薄化至小於預定值。