TW201735353A

TW201735353A - 半導體裝置及其製造方法

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Publication number: TW201735353A
Application number: TW105110236A
Authority: TW
Inventors: 林文新; 林鑫成
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2017-10-01
Also published as: TWI575734B

Abstract

本揭露提供一種半導體裝置，包括：第一導電型基板；第二導電型主體區，設於第一導電型基板中，其中第一導電型與第二導電型不同；第一導電型第一井區，設於第二導電型主體區中；閘極結構，設於第一導電型基板之上表面上；源極區，其中源極區包括第一導電型重摻雜源極區，且係設於第二導電型主體區中；及汲極區，其中汲極區具有重摻雜第一導電型，且係設於第一導電型第一井區中。

Description

半導體裝置及其製造方法

本揭露係有關於半導體技術，且特別係有關於半導體裝置及其製造方法。

高壓半導體裝置技術適用於高電壓與高功率的積體電路領域。傳統高壓半導體裝置，例如水平擴散金氧半導體(laterally diffused metal oxide semiconductor，LDMOS)裝置，主要用於18V以上的元件應用領域。高壓裝置技術的優點在於符合成本效益，且易相容於其它製程，已廣泛應用於顯示器驅動IC元件、電源供應器、電力管理、通訊、車用電子或工業控制等領域中。

通常高壓半導體裝置係使用N型金氧半導體(NMOS)，而非P型金氧半導體(PMOS)，且此N型金氧半導體通常係設於P型基板上。然而，目前例如為高壓半導體裝置的半導體裝置並非各方面皆令人滿意。例如，若要在P型基板上同時設置N型金氧半導體與P型金氧半導體，傳統上需使用一或多道磊晶製程以將P型金氧半導體形成於P型基板上。然而，此製程步驟困難且製程成本高。

因此，業界仍須一種製程簡單、製程成本低且可將P型金氧半導體形成於P型基板上的製造方法，以使該發明所屬技術領域中具有通常知識者可在P型基板上同時設置N型金氧半導體與P型金氧半導體，且不增加過多製程成本。

本揭露更提供一種半導體裝置之製造方法，包括：提供第一導電型基板；形成第二導電型主體區於第一導電型基板中，其中第一導電型與第二導電型不同；形成第一導電型第一井區於第二導電型主體區中；形成閘極結構於第一導電型基板之上表面上；形成源極區，其中源極區包括第一導電型重摻雜源極區，且係設於第二導電型主體區中；及形成汲極區，其中汲極區具有重摻雜第一導電型，且係設於第一導電型第一井區中。

為讓本揭露之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧第一導電型基板

100S1‧‧‧上表面

100S2‧‧‧下表面

102‧‧‧第二導電型主體區

104A‧‧‧第一導電型第一井區

104B‧‧‧第一導電型第二井區

104C‧‧‧第一導電型第三井區

106A‧‧‧第一導電型第一摻雜區

106B‧‧‧第一導電型第二摻雜區

108‧‧‧場氧化層

108A‧‧‧開口

110‧‧‧閘極結構

110A‧‧‧閘極介電層

110B‧‧‧閘極電極

112‧‧‧源極區

112A‧‧‧第一導電型重摻雜源極區

112B‧‧‧第二導電型重摻雜源極區

114‧‧‧汲極區

116‧‧‧第一導電型通道區

118‧‧‧第二導電型重摻雜區

120‧‧‧第一導電型重摻雜區

122‧‧‧層間介電層

124D‧‧‧汲極接觸插塞

124S1‧‧‧第一源極接觸插塞

124S2‧‧‧第二源極接觸插塞

124A‧‧‧接觸插塞

124B‧‧‧主體接觸插塞

126D‧‧‧導線

126S‧‧‧導線

126B‧‧‧導線

128‧‧‧保護層

130D‧‧‧導電墊

130S‧‧‧導電墊

200‧‧‧半導體裝置

第1圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第2圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第3圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

第4圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。

以下針對本揭露之半導體裝置及其製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內，或0.3%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露有特別定義。

本揭露實施例可配合圖式一併理解，本揭露之圖式亦被視為揭露說明之一部分。需了解的是，本揭露之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露之特徵。

在本揭露中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

應注意的是，在後文中「基板」一詞可包括半導體晶圓上已形成的元件與覆蓋在晶圓上的各種膜層，其上方可以已形成任何所需的半導體元件，不過此處為了簡化圖式，僅以平整的基板表示之。此外，「基板表面」係包括半導體晶圓上最上方且暴露之膜層，例如一矽表面、一絕緣層及/或金屬線。

本揭露實施例係利用設於P型基板中之新穎的摻雜區配置，可於P型基板中形成P型金氧半導體，且配合習知於P型基板中形成N型金氧半導體之技術，可於P型基板中同時設置N型金氧半導體與P型金氧半導體。

此外，由於本揭露實施例儘是藉由改變半導體裝置之摻雜區的配置以於P型基板中形成P型金氧半導體，故本揭露實施例之製程步驟簡單、且可在不增加光罩數目以及過多製程成本，甚至不增加成本的情況下，於P型基板中同時設置N型金氧半導體與P型金氧半導體。

第1圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第1圖所示，首先提供第一導電型基板100。此第一導電型基板100可為半導體基板，例如矽基板。此外，上述半導體基板亦可為元素半導體，包括鍺(germanium)；化合物半導體，包括氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)及/或磷砷銦鎵合金(GaInAsP)或上述材料之組合。此外，第一導電型基板100也可以是絕緣層上覆半導體(semiconductor on insulator)。在一些實施例中，此第一導電型基板100可為輕摻雜之P型基板。

在所述實施例中，“輕摻雜”意指約10¹¹-10¹³/cm³的摻雜濃度，例如為約10¹²/cm³的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“輕摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“輕摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。

繼續參見第1圖，形成第二導電型主體區102於第一導電型基板100中。此第二導電型與第一導電型不同。例如，在本揭露一些實施例中，此第二導電型為N型，而第一導電型為P型。

此第二導電型主體區102可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型主體區102之區域佈植磷離子或砷離子以形成第二導電型主體區102。此外，此第二導電型主體區102可直接接觸第一導電型基板100之上表面100S1。

應注意的是，在所述實施例中，若無特別指名“輕摻雜”或”重摻雜”，則”摻雜”意指約10¹⁴-10¹⁶/cm³的摻雜濃度，例如為約10¹⁵/cm³的摻雜濃度。易言之，在一些實施例中，上述第二導電型主體區102之摻雜濃度可為約10¹⁴-10¹⁶/cm³的摻雜濃度，例如為約10¹⁵/cm³。然而，本領域具有通常知識者可瞭解的是，“摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。

第2圖係顯示根據本揭露一些實施例所述之半導體裝置之製造方法其中一步驟之半導體裝置之剖面圖。如第2圖所示，於第二導電型主體區102中形成第一導電型第一井區104A及第一導電型第二井區104B，並於第一導電型基板100中未形成有第二導電型主體區102之區域中形成第一導電型第三井區104C。在本揭露一些實施例中，上述第一導電型第一井區104A與第一導電型第三井區104C係分別設於第一導電型第二井區104B之兩相反側。

在本揭露一些實施例中，此第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C可直接接觸第一導電型基板100之上表面100S1。此外，此第一導電型第三井區104C可直接接觸第二導電型主體區102，如第2 圖所示。

在本揭露一些實施例中，此第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C。

此外，在本揭露一些實施例中，此第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C之摻雜濃度可為約10¹⁴-10¹⁶/cm³的摻雜濃度，例如為約10¹⁵/cm³。且此第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C之摻雜濃度大於上述第二導電型主體區102之摻雜濃度。

繼續參見第2圖，於第二導電型主體區102中形成第一導電型第一摻雜區106A及第一導電型第二摻雜區106B。在本揭露一些實施例中，如第2圖所示，此第一導電型第一摻雜區106A係設於第一導電型第一井區104A與第一導電型第二井區104B之間，且直接接觸第一導電型第一井區104A與第一導電型第二井區104B。上述第一導電型第一井區104A與第一導電型第二井區104B係藉由第一導電型第一摻雜區106A電性連接，且此第一導電型第一摻雜區106A不接觸第一導電型基板100之上表面100S1以及後續之場氧化層。

此外，在本揭露一些實施例中，上述第一導電型第二摻雜區106B係設於第一導電型第二井區104B與第一導電型第三井區104C之間，且此第一導電型第二摻雜區106B僅接觸第二導電型主體區102，而不接觸第2圖所示之其它摻雜區以及後續之任何摻雜區。易言之，此第一導電型第二摻雜區106B不電性連接至任何其它摻雜區，並與第二導電型主體區102形成一減少表面電場(reduced surface field，RESURF)結構。本揭露實施例藉由此減少表面電場結構，可更進一步降低裝置中的表面電場，並藉此進一步提高裝置的崩潰電壓。

此外，在本揭露一些實施例中，此第一導電型第二摻雜區106B亦不接觸第一導電型基板100之上表面100S1以及後續之場氧化層。

此外，在本揭露一些實施例中，此第一導電型第一摻雜區106A及第一導電型第二摻雜區106B之摻雜濃度可為約10¹⁴-10¹⁶/cm³的摻雜濃度，例如為約10¹⁵/cm³。此外，上述第一導電型第一井區104A、第一導電型第二井區104B及第一導電型第三井區104C之摻雜濃度大於此第一導電型第一摻雜區106A及第一導電型第二摻雜區106B之摻雜濃度，而此第一導電型第一摻雜區106A及第一導電型第二摻雜區106B之摻雜濃度大於上述第二導電型主體區102之摻雜濃度。

接著，參見第3圖，於第一導電型基板100之上表面100S1上形成場氧化層108。此場氧化層108之材料可包括氧化矽。在本揭露一些實施例中，場氧化層108可藉由熱氧化法形成於第一導電型基板100之上表面100S1上。然而，在本揭露其它一些實施例中，此場氧化層108亦可藉由化學氣相沉積法 (CVD)或旋轉塗佈法以及圖案化步驟形成。

接著，於第一導電型基板100之上表面100S1上形成閘極結構110。此閘極結構110包括閘極介電層110A以及形成於此閘極介電層110A上之閘極電極110B。詳細而言，此閘極結構110係形成於第一導電型第二井區104B以及與此第一導電型第二井區104B接觸之場氧化層108上。由於場氧化層108與第一導電型基板100之上表面100S1之間有高度差，且場氧化層108與閘極介電層110A之間亦具有高度差，故閘極結構110(或閘極電極110B)具有一階梯形狀(stepped shape)。此外，上述第一導電型第二井區104B係位於閘極結構110之下。

上述閘極介電層110A之材料可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。此高介電常數(high-k)介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。例如，此高介電常數(high-k)介電材料可為LaO、AlO、ZrO、TiO、Ta₂O₅、Y₂O₃、SrTiO₃(STO)、BaTiO₃(BTO)、BaZrO、HfO₂、HfO₃、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba,Sr)TiO₃(BST)、Al₂O₃、其它適當材料之其它高介電常數介電材料、或上述組合。此閘極介電層110A可藉由熱氧化法、化學氣相沉積法(CVD)或旋轉塗佈法形成。此化學氣相沉積法例如可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、電漿輔助化學氣相沉積法(p1asma enhanced chemical vapor deposition，PECVD)、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它常用的方法。

前述閘極電極110B之材料可為非晶矽、複晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、或上述之組合。上述金屬可包括但不限於鉬(molybdenum)、鎢(tungsten)、鈦(titanium)、鉭(tantalum)、鉑(platinum)或鉿(hafnium)。上述金屬氮化物可包括但不限於氮化鉬(molybdenum nitride)、氮化鎢(tungsten nitride)、氮化鈦(titanium nitride)以及氮化鉭(tantalum nitride)。上述導電金屬氧化物可包括但不限於釕金屬氧化物(ruthenium oxide)以及銦錫金屬氧化物(indium tin oxide)。此閘極電極110B之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積方式形成，例如，在一實施例中，可用低壓化學氣相沈積法(LPCVD)在525~650℃之間沈積而製得非晶矽導電材料層或複晶矽導電材料層，其厚度範圍可為約1000Å至約10000Å。

接著，繼續參見第3圖，於第二導電型主體區102中形成源極區112，並於第一導電型第一井區104A中形成汲極區114。此源極區112與汲極區114係分別設於閘極結構110之兩相反側。且在本揭露一些實施例中，此源極區112係設於閘極結構110與第一導電型第二摻雜區106B或第一導電型第三井區 104C之間。

此汲極區114具有重摻雜第一導電型，而此源極區112包括第一導電型重摻雜源極區112A以及直接接觸第一導電型重摻雜源極區112A之第二導電型重摻雜源極區112B。此第一導電型重摻雜源極區112A較靠近閘極結構110，而此第二導電型重摻雜源極區112B較遠離閘極結構110。

在本揭露一些實施例中，此汲極區114與第一導電型重摻雜源極區112A可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成汲極區114與第一導電型重摻雜源極區112A之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成汲極區114與第一導電型重摻雜源極區112A。

此外，在本揭露一些實施例中，此第二導電型重摻雜源極區112B可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型重摻雜源極區112B之區域佈植磷離子或砷離子以形成第二導電型重摻雜源極區112B。

在所述實施例中，“重摻雜”意指超過約10¹⁹/cm³的摻雜濃度，例如為約10¹⁹/cm³至約10²¹/cm³的摻雜濃度。然而，本領域具有通常知識者可瞭解的是，“重摻雜”的定義亦可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，“重摻雜”的定義當視可技術內容重新評估，而不受限於在此所舉之實施例。

此外，閘極結構110下具有一第一導電型通道區116。此第一導電型通道區116係位於上述第一導電型重摻雜源極區112A與第一導電型第二井區104B之間的第一導電型基板100中(或第二導電型主體區102中)。在本揭露一些實施例中，當此第一導電型為P型，第二導電型為N型時，此第一導電型通道區116為P型通道，而此時上述閘極結構110、源極區112與汲極區114共同形成P型金氧半導體，且上述第一導電型基板100為P型基板。

由此可知，本揭露實施例利用設於P型基板中之新穎的摻雜區配置，可於P型基板中形成P型金氧半導體，且配合習知於P型基板中形成N型金氧半導體之技術，可於P型基板中同時設置N型金氧半導體與P型金氧半導體。

在本揭露一些實施例中，利用此新穎的摻雜區配置，本揭露實施例之半導體裝置之崩潰電壓可大於或等於710V，且導通電阻可小於或等於570mohm-cm²。此外，在本揭露一些實施例中，本揭露實施例之半導體裝置的第一導電型基板100的厚度可大於100μm，因此，上述第一導電型第二摻雜區106B與第二導電型主體區102所形成之減少表面電場結構之空乏區不會接觸到此第一導電型基板100之下表面100S2而影響裝置之性能。

接著，繼續參見第3圖，可於第二導電型主體區102 中更進一步形成第二導電型重摻雜區118。此第二導電型重摻雜區118係形成於場氧化層108之開口108A中，且此第二導電型重摻雜區118係位於第一導電型第二摻雜區106B與第二導電型重摻雜源極區112B之間。此外，在本揭露一些實施例中，上述第一導電型第二摻雜區106B與第一導電型重摻雜源極區112A係分別設於第二導電型重摻雜區118之兩相反側。

在本揭露一些實施例中，此第二導電型重摻雜區118可藉由離子佈植步驟形成。例如，當此第二導電型為N型時，可於預定形成第二導電型重摻雜區118之區域佈植磷離子或砷離子以形成第二導電型重摻雜區118。

接著，繼續參見第3圖，可於第一導電型第三井區104C中形成第一導電型重摻雜區120。在本揭露一些實施例中，此第一導電型重摻雜區120可直接接觸第二導電型主體區102。

在本揭露一些實施例中，此第一導電型重摻雜區120可藉由離子佈植步驟形成。例如，當此第一導電型為P型時，可於預定形成第一導電型重摻雜區120之區域佈植硼離子、銦離子或二氟化硼離子(BF₂ ⁺)以形成第一導電型重摻雜區120。

此外，在本揭露一些實施例中，上述第二導電型重摻雜區118與第一導電型重摻雜區120之摻雜濃度類似或相同於源極區112與汲極區114之摻雜濃度。

接著，參見第4圖，該圖係顯示根據本揭露一些實施例所述之半導體裝置200之製造方法其中一步驟之半導體裝置200之剖面圖。如第4圖所示，於第一導電型基板100之上表面100S1上形成層間介電層(ILD)122。層間介電層122可為氧化矽、氮化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度之電漿(high density plasma，HDP)沉積形成之介電材料或其它任何適合之介電材料、或上述之組合。層間介電層(ILD)122可藉由前述之化學氣相沉積法(CVD)或旋轉塗佈法以及圖案化步驟形成。

接著，繼續參見第4圖，於層間介電層122中形成汲極接觸插塞124D、第一源極接觸插塞124S1、第二源極接觸插塞124S2、接觸插塞124A及主體接觸插塞124B。此汲極接觸插塞124D電性連接至汲極區114，此第一源極接觸插塞124S1電性連接至第一導電型重摻雜源極區112A，此第二源極接觸插塞124S2電性連接至第二導電型重摻雜源極區112B，此接觸插塞124A電性連接至第二導電型重摻雜區118，此主體接觸插塞124B電性連接至第一導電型重摻雜區120。

此外，層間介電層122上更形成有電性連接至汲極接觸插塞124D之導線126D、電性連接至第一源極接觸插塞124S1、第二源極接觸插塞124S2與接觸插塞124A之導線126S、以及電性連接至主體接觸插塞124B之導線126B。

在本揭露一些實施例中，上述汲極接觸插塞124D、第一源極接觸插塞124S1、第二源極接觸插塞124S2、接觸插塞124A、主體接觸插塞124B及導線126D、126S與126B之材料可包括銅、鋁、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述之合金、上述之組合或其它導電性佳的金屬材料。於其它實施例中，上述汲極接觸插塞124D、第一源極接觸插塞124S1、第二源極接觸插塞124S2、接觸插塞124A、主體接觸插塞124B及導線126D、126S與126B之材料可為一非金屬材料，只要使用之材料具有導電性即可。此汲極接觸插塞124D、第一源極接觸插塞124S1、第二源極接觸插塞124S2、接觸插塞124A、主體接觸插塞124B及導線126D、126S與126B之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。

此外，在本揭露一些實施例中，主體接觸插塞124B與導線126B透過第一導電型重摻雜區120與第一導電型第三井區104C電性連接第一導電型基板100，並將此第一導電型基板100接地。

此外，層間介電層122上可更形成有保護層128，此保護層128可為氮化矽、氧化矽、氮氧化矽、硼磷矽玻璃(BPSG)、磷矽玻璃(PSG)、旋塗式玻璃(SOG)、高密度之電漿(high density plasma，HDP)沉積形成之介電材料或其它任何適合之介電材料、或上述之組合，且可藉由前述之方法形成。

此保護層128覆蓋導線126D、126S與126B，且具有開口露出導線126D與導線126S。此外，保護層128之開口中可形成有電性連接導線126D之導電墊130D與電性連接導線126S之導電墊130S。此導電墊130D係設於導線126D上，而此導電墊130S係設於導線126S上。

上述導電墊130D與130S之材料可包括銅、鋁、鉬、鎢、金、鉻、鎳、鉑、鈦、銥、銠、上述之合金、上述之組合或其它導電性佳的金屬材料。於其它實施例中，上述導電墊130D與130S之材料可為一非金屬材料，只要使用之材料具有導電性即可。此導電墊130D與130S之材料可藉由前述之化學氣相沉積法(CVD)、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沉積方式形成。在一些實施例中，上述導電墊130D與130S之材料可相同，且可藉由同一道沈積步驟形成。然而，在其它實施例中，上述導電墊130D與130S亦可藉由不同之沈積步驟形成，且其材料可彼此不同。

繼續參見第4圖，半導體裝置200包括第一導電型基板100以及設於第一導電型基板100中的第二導電型主體區102。此半導體裝置200更包括設於第二導電型主體區102中的第一導電型第一井區104A與第一導電型第二井區104B，以及設於第一導電型基板100中未形成有第二導電型主體區102之區域中的第一導電型第三井區104C。上述第一導電型第一井區104A與第一導電型第三井區104C係分別設於第一導電型第二井區104B之兩相反側。

此半導體裝置200更包括設於第二導電型主體區102中的第一導電型第一摻雜區106A與第一導電型第二摻雜區106B。此第一導電型第一摻雜區106A係設於第一導電型第一井區104A與第一導電型第二井區104B之間，且直接接觸第一導電型第一井區104A與第一導電型第二井區104B，且上述第一導電型第一井區104A與第一導電型第二井區104B係藉由第一導電型第一摻雜區106A電性連接。

而上述第一導電型第二摻雜區106B係設於第一導電型第二井區104B與第一導電型第三井區104C之間，且此第一導電型第二摻雜區106B僅接觸第二導電型主體區102，而不接觸其它摻雜區，例如第一導電型第二井區104B與第一導電型第三井區104C。

此半導體裝置200更包括設於第一導電型基板100之上表面100S1上之閘極結構110，且此閘極結構110係設於第一導電型第二井區104B上。接著，此半導體裝置200更包括源極區112與汲極區114。此源極區112與汲極區114係分別設於閘極結構110之兩相反側。詳細而言，此源極區112係設於第二導電型主體區102中，且係位於閘極結構110與第一導電型第二摻雜區106B或第一導電型第三井區104C之間。而此汲極區114係設於第一導電型第一井區104A。

此外，此源極區112包括第一導電型重摻雜源極區112A以及直接接觸第一導電型重摻雜源極區112A之第二導電型重摻雜源極區112B。此第一導電型重摻雜源極區112A較靠近閘極結構110，而此第二導電型重摻雜源極區112B較遠離閘極結構110。

此半導體裝置200可更包括位於閘極結構110下且位於上述第一導電型重摻雜源極區112A與第一導電型第二井區104B之間的第一導電型通道區116。在本揭露一些實施例中，當此第一導電型為P型時，此第一導電型通道區116為P型通道，而上述閘極結構110、源極區112與汲極區114共同形成P型金氧半導體，且上述第一導電型基板100為P型基板。

此半導體裝置200可更包括設於第二導電型主體區102中的第二導電型重摻雜區118，且此第二導電型重摻雜區118係位於第一導電型第二摻雜區106B與第二導電型重摻雜源極區112B之間。此半導體裝置200可更包括設於第一導電型第三井區104C中的第一導電型重摻雜區120。

此外，在本揭露一些實施例中，半導體裝置200可為高壓半導體裝置，例如水平擴散金氧半導體裝置(laterally diffused metal oxide semiconductor，LDMOS)。在本揭露一些實施例中，半導體裝置200係使用P型基板100，且除上述P型金氧半導體外，半導體裝置200可更包括另一N型金氧半導體(未繪示)。

綜上所述，本揭露實施例係利用設於P型基板中之新穎的摻雜區配置，可於P型基板中形成P型金氧半導體，且配合習知於P型基板中形成N型金氧半導體之技術，可於P型基板中同時設置N型金氧半導體與P型金氧半導體。

此外，應注意的是，熟習本技術領域之人士均深知，本揭露所述之汲極與源極可互換，因其定義係與本身所連接的電壓位準有關。

值得注意的是，以上所述之元件尺寸、元件參數、以及元件形狀皆非為本揭露之限制條件。此技術領域中具有通常知識者可以根據不同需要調整這些設定值。另外，本揭露之半導體裝置及其製造方法並不僅限於第1-4圖所圖示之狀態。本揭露可以僅包括第1-4圖之任何一或複數個實施例之任何一或複數項特徵。換言之，並非所有圖示之特徵均須同時實施於本揭露之半導體裝置及其製造方法中。

此外，雖然前文舉出各個摻雜區於某些實施例之摻雜濃度。然而，本領域具有通常知識者可瞭解的是，各個摻雜區之摻雜濃度可依照特定裝置型態、技術世代、最小元件尺寸等所決定。因此，各個摻雜區之摻雜濃度可依照技術內容重新評估，而不受限於在此所舉之實施例。

此外，應注意的是，雖然在以上之實施例中，皆以第一導電型為P型，第二導電型為N型說明，然而，此技術領域中具有通常知識者當可理解第一導電型亦可為N型，而此時第二導電型則為P型。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。