TW201642461A - 半導體組件及製造其之方法 - Google Patents

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Abstract

一種半導體組件，包含基底、設置於基底上的界面層、設置於基底上的第一金屬閘極結構以及第二金屬閘極結構。第一金屬閘極結構包含第一高介電常數介電層設置於界面層上，以及第一金屬閘極層設置於第一高介電常數介電層上。第二金屬閘極結構包含第二高介電常數介電層設置於界面層上、第三高介電常數介電層設置於第二高介電常數介電層上以及第二金屬閘極層設置於第三高介電常數介電層上。

Description

半導體組件及製造其之方法
本揭露是有關於一種半導體組件，特別是有關於鰭式場效電晶體元件以及製造鰭式場效電晶體元件或鰭式場效電晶體元件的一部分之方法。
半導體積體電路工業正經歷指數型成長。積體電路的材料與技術隨著科技發展，創造多個世代的積體電路，其中，每一新世代的積體電路都相較前一代的積體電路具有更小的尺寸與更複雜的電路。於積體電路革新的過程中，積體電路的功能密度(例如：單晶片面積所包含的內互連元件數量)普遍性地提升，同時，積體電路內特徵的幾何尺寸(例如：可被製作流程所製造之最小組件(或線)的尺寸)縮小。此微縮製程普遍地藉由增進製造效率，且降低相關成本來提供助益。前述的微縮製程也同樣地增加對積體電路進行處理與製造積體電路 的複雜程度，為達成此一進展，應瞭解到，對積體電路進行處理的技術與製造積體電路的技術也同樣需要發展。
為使積體電路具有更小的特徵尺寸，新世代的積體電路開始使用多閘極裝置，像是鰭式場效電晶體(FinFET)裝置。鰭式場效電晶體為具特定形狀的積體電路元件之泛稱，因為閘極被形成於自基底延伸的「鰭片」上，且環繞鰭片。如同本揭露所使用之鰭式場效電晶體元件，鰭式場效電晶體元件為任何具鰭片特徵、多閘極的電晶體。鰭式場效電晶體元件可容許縮小元件的閘極寬度，且同時於鰭片的側邊及/或頂部包含通道區域提供鰭式場效電晶體元件閘極。其他的改進應用於像是技術節點縮小，在多個積體電路設計中，被用以取代傳統的多晶矽閘極電極而使用金屬閘極電極，以便藉由縮小特徵尺寸，改進元件表現。形成金屬閘極電極的一種方法為「閘極最後」製程或利用「取代閘極」之方法做一假閘極，傳統上常用的多晶矽閘極被金屬閘極取代。於較後端的製程流程提供金屬閘極可避免於製程進行期間功函數金屬不穩定的問題。
然而，為像是金屬閘極鰭式場效電晶體的元件提供適當的應力阻抗及/或閘極阻抗是一挑戰。舉例來說，作用於閘極的低應力及/或高閘極阻抗可能會造成元件的表現降低。
本揭露提供一種半導體組件。半導體組件包含基底、界面層、第一金屬閘極結構以及第二金屬閘極結構。界面 層被設置於基底上。第二金屬閘極結構被設置於基底上。第一金屬閘極結構包含第一高介電常數介電層設置於界面層上，且第一金屬閘極層被設置於第一高介電常數介電層上。第二金屬閘極結構包含第二高介電常數介電層設置於界面層上，第三高介電常數介電層被設置於第二高介電常數介電層，且第二金屬閘極層被設置於第三高介電常數介電層上。
本揭露提供一種半導體組件，半導體組件包含第一元件以及第二元件。第一元件包含第一源極、第一汲極以及第一金屬閘極結構。第一金屬閘極結構設置於第一源極與第一汲極之間。第一金屬閘極結構包含第一高介電常數介電層以及第一金屬閘極層。第一金屬閘極層設置於第一高介電常數介電層上。第二元件包含第二源極、第二汲極以及第二金屬閘極結構。第二金屬閘極結構設置於第二源極與第二汲極之間。第二金屬閘極結構包含第二高介電常數介電層、第三高介電常數介電層以及第二金屬閘極層。第三高介電常數介電層設置於第二高介電常數介電層上。第二金屬閘極層設置於第三高介電常數介電層上。
本揭露另提供一種方法，用以製造半導體組件。方法包含形成界面層於基底上、形成第一高介電常數介電層於界面層上、形成第二高介電常數介電層於部分的第一高介電常數介電層上、形成阻障層於第二高介電常數介電層上以及第一高介電常數介電層所暴露的部分，以及形成金屬閘極層於阻障層上。
100‧‧‧鰭式場效電晶體元件
102‧‧‧基底
104‧‧‧鰭式結構
106‧‧‧鰭式結構
108‧‧‧淺溝槽隔離絕緣結構
110‧‧‧閘極結構
112‧‧‧通道區域
114‧‧‧源極區域
116‧‧‧汲極區域
200‧‧‧基底
202‧‧‧鰭式結構
204‧‧‧絕緣層
206‧‧‧界面層
208‧‧‧假閘極材料層
210‧‧‧遮罩層
212‧‧‧堆疊結構
214‧‧‧間隔特徵
216‧‧‧接觸蝕刻停止層
218‧‧‧層間介電層
220‧‧‧溝槽
222‧‧‧界面層
224‧‧‧第一高介電常數介電層
226‧‧‧第二高介電常數介電層
236‧‧‧複合金屬層
240‧‧‧阻障層
242‧‧‧功函數金屬層
244‧‧‧金屬閘極層
400‧‧‧半導體組件
410a‧‧‧元件
410b‧‧‧元件
420‧‧‧基底
430‧‧‧第一區域
432‧‧‧源極
434‧‧‧汲極
440‧‧‧第二區域
442‧‧‧源極
444‧‧‧汲極
450‧‧‧金屬閘極結構
452‧‧‧界面層
454‧‧‧第一高介電常數介電層
456‧‧‧功函數金屬層
458‧‧‧金屬閘極層
460‧‧‧金屬閘極結構
462‧‧‧界面層
464‧‧‧第一高介電常數介電層
466‧‧‧第二高介電常數介電層
468‧‧‧功函數金屬層
470‧‧‧金屬閘極層
本揭露以下的細節描述伴隨圖式一同閱讀，將使本揭露的多個面向被充分理解。應瞭解到，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。事實上，為清楚闡述之目的，多種不同的特徵之尺寸於繪示時可被任意地增加或減少。
第1圖為依據本揭露的多個實施方式中的鰭式場效電晶體之實施例的透視圖。
第2A圖至第2G圖依據本揭露的多個實施方式，繪示形成鰭式場效電晶體元件的方法中之鰭式場效電晶體元件的透視圖。
第3圖為依據本揭露的多個實施方式中之半導體組件的側視剖面圖。
第4A圖至第4E圖依據本揭露的多個實施方式繪示製造鰭式場效電晶體元件之不同狀態下的示意圖。
第5圖為依據本揭露的多個實施方式中之半導體組件的側視剖面圖。
本揭露將提供多個不同的實施方式或實施例，用以實現本發明的多個特徵。為使本揭露容易理解，特定例子的組件及配置將於下敘述。應瞭解到，這些特定例子的細節不應用以限制本發明。舉例來說，當第一特徵被描述為形成在第二特徵之上時，可包含第一特徵形成在第二特徵上，且直接接觸 第二特徵的實施方式，也可包含有其他額外的特徵形成於第一及第二特徵中間的實施方式。加之，本揭露不同實施例中，可能具有之相同的號碼及/或符號，僅為表示之方便性及明確性，而非意味在本揭露不同的實施方式及/或不同的配置中彼此間有關聯性。
更進一步地，相對詞彙，如「下方」、「低於」、「更低」、「上方」、「更上方」以及其他類似的相對詞彙，可用來於文中簡易描述，在附圖中所示的一元件或一特徵與另一元件或另一特徵之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置之定位方向可被轉換成其他方向(旋轉90度或其他的定位方向)，且此處描述所用的相對詞彙可根據新的定位方向做類似的轉換。
本揭露是有關於半導體組件，像是鰭式場效電晶體元件以及製造鰭式場效電晶體元件或鰭式場效電晶體元件的一部分之方法。存在有需求去取代氧化閘極與多晶矽閘極電極的配置，藉由高介電係數介電材料閘極與金屬閘極電極來達成，以便改進元件表現，且同時繼續縮減特徵尺寸。閘極最後(或閘極替代)的途徑被應用，以便關注與處理在金屬材料上進行的高溫製程。然而，為像是金屬閘極鰭式場效電晶體的元件提供適當的應力阻抗及/或閘極阻抗的挑戰更為艱鉅。舉例來說，作用於閘極的低應力及/或高閘極阻抗可造成元件的表現降低。因此，必須要去平衡像是金屬閘極鰭式場效電晶體的元 件內的應力阻抗及/或閘極阻抗，使得閘極漏電及/或工作功能的問題可被改進。
第1圖為依據本揭露的多個實施方式中的鰭式場效電晶體之實施例的透視圖。鰭式場效電晶體元件100包含基底102。在多個實施方式中，基底102包含塊體單晶矽基底。基底102可為在晶格結構中的矽元素。在其他的多個實施方式中，基底102可包含其他元素的半導體，像是鍺、或包含混合式半導體，像是碳化矽、砷化鎵、砷化銦、磷化銦。在其他的多個實施方式中，基底102包含矽晶絕緣體(Silicon-on-Insulator,SOI)基底。矽晶絕緣體基底可使用氧離子植入矽晶隔離(separation by implantation of oxygen,SIMOX)製程、晶圓接合製程及/或其他合適的製程被製造。
鰭式場效電晶體元件100更包含鰭式結構104、鰭式結構106(例如：矽製鰭式結構)，自基底102向外延伸。在多個實施方式中，鰭式結構104、鰭式結構106可選擇性地包含鍺。鰭式結構104、鰭式結構106可藉由使用合適的製程來製造，像是光微影製程以及蝕刻製程。在多個實施方式中，使用乾式蝕刻製程或電漿製程自基底102蝕刻鰭式結構104、鰭式結構106。淺溝槽隔離絕緣(STI)結構108圍繞鰭式結構104、鰭式結構106。淺溝槽隔離絕緣結構108可包含任何合適的絕緣材料。應瞭解到，雖然圖上所繪示的為兩個鰭式結構，在類似的結構中仍可形成更多平行於前述鰭式結構之額外的鰭式結構。
鰭式場效電晶體元件100更包含閘極結構110。閘極結構100被形成於鰭式結構104、鰭式結構106的中央部分上。在多個實施方式中，複數個閘極結構被形成在鰭式結構之上。閘極結構110包含閘極介電層以及閘極電極。應瞭解到，閘極結構110可包含其他的多個層，舉例來說，覆蓋層、界面層、間隔元件及/或其他合適的特徵。在多個實施方式中，閘極介電層可包含界面間層，像是氧化矽。閘極介電層可更包含其他的介電材料，像是氮化矽、氮矽氧化物、具有高介電係數(high-k)的介電材料及/或前述材料之組合。示例性之高介電係數的介電材料包含鉿氧化物、鋯氧化物、鋁氧化物、二氧化鉿與鋁氧化物的合金、鉿矽氧化物、鉿矽氮氧化物、鉿鉭氧化物、鉿鈦氧化物、鉿鋯氧化物及/或前述介電材料之組合。閘極電極可包含多晶矽及/或金屬，金屬包含金屬化合物，像是氮化鈦、氮化鉭、鎳矽化物、鈷矽化物、鉬、銅、鎢、鋁、鈷及/或其他合適的導電材料。閘極電極可被形成於閘極最後製程(或閘極替代製程)，如後所詳述。
鰭式結構104、鰭式結構106包含通道區域112，通道區域112被閘極結構110圍繞。鰭式結構104、鰭式結構106可被摻雜特定的材料，以便提供合適的通道給負型(N-type)鰭式場效電晶體(n通道金氧半導體元件)或正型(P-type)鰭式場效電晶體(p通道金氧半導體元件)。鰭式結構104、鰭式結構106可被摻雜特定的材料，使用製程像是離子佈值製程、擴散製程、退火製程及/或其他合適的製程。鰭式結構104、鰭式結構106包含與鰭式場效電晶體元件100相關聯的源極區域114 以及汲極區域116。源極區域114以及汲極區域116可包含用於n通道金氧半導體元件的矽磊晶(epitaxial,epi)或碳矽磊晶以及用於p通道金氧半導體元件的鎵矽磊晶或鎵磊晶。鰭式場效電晶體元件100可為元件，包含微處理器、記憶胞(例如：靜態隨機存取記憶體(SRAM))及/或其他積體電路。
第2A圖至第2F圖依據本揭露的多個實施方式，繪示形成鰭式場效電晶體元件的方法中，鰭式場效電晶體元件的透視圖。於第2A圖，半導體基底被提供。半導體基底可為含矽基底200，包含向第一方向延伸的複數個鰭式結構202。其後，絕緣層204被形成，以便填滿複數個鰭式結構202之間的間隙中較低的部分，作為淺溝槽隔離絕緣。絕緣層204的材料可為，但不限於，氧化矽。形成絕緣層204的方法包含沉積絕緣材料層於基底200上，且覆蓋複數個鰭式結構202，可選擇性地進行平坦化製程，以便讓絕緣層204平坦化，接著進行回蝕製程直到複數個鰭式結構202的上方部分被暴露出來。複數個鰭式結構202可包含源極區域、汲極區域以及通道區域，通道區域連接源極區域與汲極區域。
參照第2B圖，界面層206被共形形成於基底200上，覆蓋鰭式結構202。界面層206包含矽氧化物、矽氮化物或矽氮氧化物。界面層206藉由沉積製程被形成，像是原子層沉積(ALD)製程、化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或濺鍍沉積製程。值得注意的是，界面層206藉由沉積製程被形成而非熱氧化處理。由於進行熱氧化處理而消耗矽原子的情況並不會發生，因此，鰭式結構202於進行形成界 面層206的製程過程中，將不會發生形變。如同第2B圖所示，界面層206沿著每一個鰭式結構202的表面被共形形成。在本實施方式中，既然界面層206藉由沉積製程被形成，而不消耗任何矽原子，在形成界面層206的製程後，鰭式結構202的形狀仍可保持原有的特定形狀。
其後，假閘極材料層208以及遮罩層210被依序形成於界面層206上。假閘極材料層208包含多晶矽。遮罩層210包含矽氧化物、矽氮化物、矽氮氧化物或前述材料的組合。每一層的假閘極材料層208以及遮罩層210皆可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。在第2B圖中，為繪圖之目的僅有單一遮罩層210被提供，但本揭露並未限制遮罩層210之數量。在其他的實施方式中，遮罩層210可為多層結構，，舉例來說，多層結構包含較下方的矽氮化物層以及較上方的矽氧化物層。
參照第2C圖，遮罩層210、假閘極材料層208以及界面層206被圖樣化，以便形成堆疊結構212，堆疊結構212包含界面層206、假閘極材料層208以及遮罩層210依序形成於基底200上。堆疊結構212橫越鰭式結構202且延伸於與第一方向相異的第二方向。在多個實施方式中，第二方向垂直於第一方向。圖樣化的步驟包含進行光微影製程以及蝕刻製程。
參照第2D圖，間隔特徵214被形成於堆疊結構212的側邊。形成間隔特徵214的方法包含形成矽氧化物層於基底200上，接著進行非等向性(anisotropic)蝕刻製程，以便移除矽氧化物層的一部分。源極區域以及汲極區域(參照第1 圖)接著被形成於基底200上位於間隔特徵214側邊的區域。其後，接觸蝕刻停止層216(contact etch stop layer,CESL)以及層間介電(ILD)層218被依序形成於基底200上，以便覆蓋堆疊結構212。接觸蝕刻停止層216包含矽氮化物。層間介電層218包含矽氧化物、矽氮化物、矽氮氧化物、碳矽化物、低介電常數介電材料或前述材料之組合。每一層的接觸蝕刻停止層216以及層間介電層218可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。接續前述步驟，層間介電層218以及接觸蝕刻停止層216的一部分被移除，以便暴露堆疊結構212的頂部。
參照第2E圖，堆疊結構212被移除，以便形成溝槽220於層間介電層218內。移除堆疊結構212的步驟包含進行回蝕製程。值得注意的是，由於界面層206於移除堆疊結構212的製程過程中也被移除，故界面層206可被視為被犧牲的結構層。
參照第2F層，另一界面層222以及第一高介電常數介電層224，被依序形成，且至少位於溝槽220的表面上。界面層222包含矽氧化物、矽氮化物或矽氮氧化物。界面層222可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。值得注意的是，界面層222藉由沉積製程被形成而非熱氧化處理。由於進行熱氧化處理而消耗矽原子的情況並不會發生，因此，鰭式結構202於進行形成界面層222的製程過程中，將不會發生形變。界面層222沿著每一個鰭式結構202的表面被共形形成。在本實施 方式中，既然界面層222藉由沉積製程被形成，而不消耗任何矽原子，在形成界面層222的製程後，鰭式結構202的形狀仍可保持原有的特定形狀。
第一高介電常數介電層224包含具有高介電常數的高介電係數材料。高介電係數材料可為金屬氧化物、像是稀土金屬氧化物。高介電係數材料可被選自由後述材料所組成之群組之材料，鉿氧化物(二氧化鉿)、矽鉿氧化物(四氧化矽鉿)、矽鉿氮氧化物(氮氧化矽鉿)、鋁氧化物(三氧化二鋁)、鑭氧化物(三氧化二鑭)、鉭氧化物(五氧化二鉭)、釔氧化物(三氧化二釔)、鋯氧化物(二氧化鋯)、鈦酸鍶氧化物(三氧化鈦酸鍶)、矽鋯氧化物(四氧化矽鋯)、鋯鉿氧化物(四氧化鋯鉿)、鈦酸鍶鉍(SrBi2Ta2O9,SBT)、鋯鈦酸鉛(PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(BaxSr1-xTiO3,BST)，其中鈦酸前的x係數為零或一。第一高介電常數介電層224可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。
其後，複合金屬層236被形成於基底200上，以便至少填滿溝槽220，以作為堆疊金屬閘極。複合金屬層236的細節將於第4A圖至第4E圖中被詳盡描述。複合金屬層236中的每一層可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程、濺鍍沉積製程或類似的製程。
在多個實施方式中，鰭式場效電晶體元件可選擇性地包含第二高介電常數介電層226於第一高介電常數介電層224上，如同接續於第2E圖後的第2G圖所示。第一高介電常數 介電層224以及第二高介電常數介電層226由不同的高介電係數材料所製成。第二高介電常數介電層226所具有之介電常數可低於或高於第一高介電常數介電層224所具有之介電常數。第二高介電常數介電層226可被選自由後述材料所組成之群組之材料，鉿氧化物(二氧化鉿)、矽鉿氧化物(四氧化矽鉿)、矽鉿氮氧化物(氮氧化矽鋯)、鋁氧化物(三氧化二鋁)、鑭氧化物(三氧化二鑭)、鉭氧化物(五氧化二鉭)、釔氧化物(三氧化二釔)、鋯氧化物(二氧化鋯)、鈦酸鍶氧化物(三氧化鈦酸鍶)、矽鋯氧化物(四氧化矽鋯)、鋯鉿氧化物(四氧化鋯鉿)、鈦酸鍶鉍(SrBi2Ta2O9,SBT)、鋯鈦酸鉛(PbZrxTi1-xO3,PZT)、鈦酸鋇鍶(BaxSr1-xTiO3,BST)，其中鈦酸前的x係數為零或一。第二高介電常數介電層226可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。
接續前述步驟，界面層222、第一高介電常數介電層224、第二高介電常數介電層226(選擇性地)以及複合金屬層236相較溝槽220更外面的部分被移除。鰭式場效電晶體元件因此將獲得，其中，第一高介電常數介電層224與第二高介電常數介電層226(選擇性地)作為像是閘極介電層，以及複合金屬層作為像是金屬閘極電極。接觸蝕刻停止層216以及層間介電層已被揭露於第1圖中。
參照第3圖，第3圖為依據本揭露的多個實施方式中之半導體組件的側視剖面圖。在多個實施方式中，半導體組件同時包含具有第一高介電常數介電層224的鰭式場效電晶體 元件300a以及具有第一高介電常數介電層224與第二高介電常數介電層226的鰭式場效電晶體元件300b兩者。具有單層高介電常數介電層之鰭式場效電晶體元件300a與具有雙層高介電常數介電層之鰭式場效電晶體元件300b間數量之比例，可根據不同之需求被特地挑選。舉例來說，在多個實施方式中，鰭式場效電晶體元件300a的數量較鰭式場效電晶體元件300b的數量為多。然而鰭式場效電晶體元件300a的數量可較鰭式場效電晶體元件300b的數量為少或彼此相等。同樣地，鰭式場效電晶體元件300a與鰭式場效電晶體元件300b的位置以及排列方式可根據不同的需求變化。
鰭式場效電晶體元件300a與鰭式場效電晶體元件300b間數量之比例可被利用來調整場效電晶體的臨界電壓(threshold voltage,VT)。舉例來說，鰭式場效電晶體元件300b的臨界電壓相較鰭式場效電晶體元件300a的臨界電壓可向負電壓方向被偏移。因此，飽和電流(Isat)以及半導體組件的漏電現象可藉由適當地設計關於鰭式場效電晶體元件300a與鰭式場效電晶體元件300b間之比例以及排列方式被改進。
更進一步地，當半導體元件的臨界電壓可藉由鰭式場效電晶體元件300a與具有雙層高介電常數介電層之鰭式場效電晶體元件300b混合被調整，形成金屬閘極的複合金屬層236之堆疊層數可被減少。減少形成金屬閘極的金屬層時之重複製造步驟可節省成本與製造半導體組件的時間。
第4A圖至第4E圖，依據本揭露的多個實施方式，繪示鰭式場效電晶體元件300a以及鰭式場效電晶體元件 300b的製造過程中，於不同狀態下的示意圖。尤其是，第4A圖至第4E圖更是繪示有關於製造鰭式場效電晶體元件300a以及鰭式場效電晶體元件300b的複合金屬層236，其中複合金屬層236被形成以填滿溝槽220(參見第2E圖)。於第4A圖中，界面層222被形成於基底200上，且第一高介電常數介電層224被形成於界面層222上。界面層222包含矽氧化物、矽氮化物或矽氮氧化物。界面層222藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。第一高介電常數介電層224包含具有高介電常數的高介電係數材料。高介電係數材料可為金屬氧化物，像是稀土金屬氧化物。第一高介電常數介電層224藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。
參照第4B圖，第二高介電常數介電層226被形成於部分的第一高介電常數介電層224上。第二高介電常數介電層226包含具有高介電常數的高介電係數材料。高介電係數材料可為金屬氧化物，像是稀土金屬氧化物。第一高介電常數介電層224的介電常數可大於或小於第二高介電常數介電層226的介電常數。第一高介電常數介電層224的厚度可大於、等於或小於第二高介電常數介電層226的厚度。第二高介電常數介電層226藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。
參照第4C圖，阻障層240被形成於第二高介電常數介電層226上，且覆蓋第二高介電常數介電層226的同時， 仍暴露部分的第二高介電常數介電層226。阻障層240可為金屬層，像是氮化鈦層。阻障層240可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。
阻障層240也可藉由氮化製程形成，像是使用氨與四氯化鈦(titanium tetrachloride,TiCl4)間的熱化學氣相沉積反應。在多個實施方式中，阻障層240的表面可藉由氮化製程進行更進一步的處理，像是使用氨氣。或者，可選擇地，在多個實施方式中，金屬快速熱退火(post metal anneal,PMA)製程可被使用以改進第一高介電常數介電層224、第二高介電常數介電層226以及阻障層240的密度與品質。
於第4D圖內，功函數(work function)金屬層242可形成於阻障層240上。在多個實施方式中，鰭式場效電晶體元件可為負型金氧半導體(NMOS)元件，以及功函數金屬層242可由下述材料製成，像是鈦、銀、鋁、鉬鋁鈦合金、鉭、氮化鉭、碳化鋁鈦、氮化鋁鈦、碳化鉭、氮化碳鉭、氮化矽鉭、錳、鋯或前述材料之組合。或者，可選擇地，鰭式場效電晶體元件可為正型金氧半導體(PMOS)元件，以及功函數金屬層242可由下述材料製成，舉例來說，氮化鈦、鎢、鉭、鎳、鉑、釕、鉬、鋁、氮化鎢或前述材料之組合。功函數金屬層242可藉由沉積製程被形成，像是原子層沉積製程、化學氣相沉積製程、物理氣相沉積製程或濺鍍沉積製程。
在第4E圖中，金屬閘極層244被形成於功函數金屬層242上。金屬閘極層244可藉由原子層沉積製程、化學氣 相沉積製程、物理氣相沉積製程或其他製程沉積於功函數金屬層242上。金屬閘極層244可由下述材料製成，舉例來說，鋁、鎢、鈷、銅。
第一高介電常數介電層224或第一高介電常數介電層224與第二高介電常數介電層226於鰭式場效電晶體元件300a以及鰭式場效電晶體元件300b中被使用作為閘極介電材料(參見第3圖)。複合金屬層236，自底層至頂層，包含阻障層240、功函數金屬層242以及金屬閘極層244被形成，且被作為鰭式場效電晶體元件300a以及鰭式場效電晶體元件300b的金屬閘極結構使用。
半導體組件可使用具有第一高介電常數介電層224的鰭式場效電晶體元件300a，以及具有第一高介電常數介電層224與第二高介電常數介電層226的鰭式場效電晶體元件300b，使得半導體組件的表現可藉由排列鰭式場效電晶體元件300a與鰭式場效電晶體元件300b來調整。因此，金屬閘極244的厚度以及具有的層數皆可減少。
然而，此概念也可使用於其他主動元件上，舉例來說，p通道場效電晶體(PFET)、n通道場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極電晶體、高電壓電晶體以及高頻率電晶體，以及其他種類的記憶體單元、任何前述元件的組合及/或其他半導體組件。
第5圖為依據本揭露的多個實施方式中，半導體組件的側視剖面圖。半導體組件400包含元件410a以及元件 410b，其中元件410a形成於基底420的第一區域430上，以及元件410b形成於基底420的第二區域440上。元件410a在基底420中具有源極432以及汲極434，以及金屬閘極結構450於基底420上。金屬閘極結構450，自底層到頂層，包含界面層452、第一高介電常數介電層454、功函數金屬層456以及金屬閘極層458，其中第一高介電常數介電層454作為閘極介電層，以及功函數金屬層456與金屬閘極層458作為金屬閘極。元件410b在基底420中具有源極442以及汲極444，以及金屬閘極結構460於基底420上。金屬閘極結構460，自底層到頂層，包含界面層462、第一高介電常數介電層464、第二高介電常數介電層466、功函數金屬層468以及金屬閘極層470，其中第一高介電常數介電層454與第二高介電常數介電層466作為閘極介電層，以及功函數金屬層456與金屬閘極層458作為金屬閘極。界面層452與界面層462可藉由相同的製程形成。在多個實施方式中，第一高介電常數介電層454與第一高介電常數介電層464由相同的材料，以及藉由相同的製程形成。在多個實施方式中，第一高介電常數介電層454與第二高介電常數介電層466由相同的材料，以及藉由相同的製程形成。
如同上述所討論，半導體組件的表現可藉由同時使用元件410a與元件410b來調整。因此，金屬閘極層458以及金屬閘極層470的厚度以及層的數目可被減少。由於製造金屬閘極450以及金屬閘極460的重複製造步驟被減少，因此，成本與製造時間也可同樣地被減少。
根據上述的實施方式，半導體組件使用具有單層高介電常數介電層結構的元件以及具有雙層高介電常數介電層結構的元件，因而，半導體組件的表現，像是臨界電壓、飽和電流以及半導體組件的漏電現象都可藉由元件間的排列方式以及元件間數量的比例被改進。因此，金屬閘極層的層數與厚度可被減少，以及製造金屬閘極時的重複製造步驟可被簡化。
本揭露的其中一個實施例提供一種半導體組件，半導體組件包含基底、界面層被設置於基底上、第一金屬閘極結構以及第二金屬閘極結構被設置於基底上。第一金屬閘極結構包含第一高介電常數介電層設置於界面層上，且第一金屬閘極層被設置於第一高介電常數介電層上。第二金屬閘極結構包含第二高介電常數介電層設置於界面層上，第三高介電常數介電層被設置於第二高介電常數介電層，且第二金屬閘極層被設置於第三高介電常數介電層上。
本揭露的另一個實施例提供一種半導體組件，半導體組件包含第一元件以及第二元件。第一元件包含第一源極、第一汲極以及第一金屬閘極結構，第一金屬閘極結構設置於第一源極與第一汲極之間。第一金屬閘極結構包含第一高介電常數介電層以及第一金屬閘極層設置於第一高介電常數介電層上。第二元件包含第二源極、第二汲極以及第二金屬閘極結構，第二金屬閘極結構設置於第二源極與第二汲極之間。第二金屬閘極結構包含第二高介電常數介電層、第三高介電常數 介電層設置於第二高介電常數介電層上，以及第二金屬閘極層設置於第三高介電常數介電層上。
本揭露的另一個實施例提供一種方法，用以製造半導體組件。方法包含形成界面層於基底上、形成第一高介電常數介電層於界面層上、形成第二高介電常數介電層於部分的第一高介電常數介電層上、形成阻障層於第二高介電常數介電層上，且暴露部分的第一高介電常數介電層，以及形成金屬閘極層於阻障層上。
雖然本揭露的多個實施方式及其優點已於本文中詳盡敘述，使得本領域的技術人員可更瞭解本揭露的多個面向。本領域的技術人員應瞭解到，可使用本揭露作為基礎去設計或修改其他製造流程與結構，以執行同樣之目的及/或達至與此處所介紹之實施例中相同的優點。本領域的技術人員應可同樣瞭解到，均等之更動和潤飾並未脫離本揭露的精神與範圍，且本領域的技術人員可於未脫離本揭露的精神與範圍下，做出多種不同的變化、替換以及更動。
100‧‧‧鰭式場效電晶體元件
102‧‧‧基底
104‧‧‧鰭式結構
106‧‧‧鰭式結構
108‧‧‧淺溝槽隔離絕緣結構
110‧‧‧閘極結構
112‧‧‧通道區域
114‧‧‧源極區域
116‧‧‧汲極區域

Claims (10)

  1. 一種半導體組件，包含：一基底；一界面層，設置於該基底上；一第一金屬閘極結構，設置於該基底上，該第一金屬閘極結構包含：一第一高介電常數介電層，設置於該界面層上；以及一第一金屬閘極層，設置於該第一高介電常數介電層上；以及一第二金屬閘極結構，設置於該基底上，該第二金屬閘極結構包含：一第二高介電常數介電層，設置於該界面層上；一第三高介電常數介電層，設置於該第二高介電常數介電層上；以及一第二金屬閘極層，設置於該第三高介電常數介電層上。
  2. 如申請專利範圍第1項所述之半導體組件，其中該第二高介電常數介電層的介電常數大於或小於該第三高介電常數介電層的介電常數。
  3. 如申請專利範圍第1項所述之半導體組件，更包含： 一第一功函數金屬層，設置於該第一高介電常數介電層上；以及一阻障層，設置於該第一高介電常數介電層以及該第一功函數金屬層之間。
  4. 如申請專利範圍第1項所述之半導體組件，更包含：一第二功函數金屬層，設置於該第三高介電常數介電層上；以及一阻障層，設置於該第三高介電常數介電層以及該第二功函數金屬層之間。
  5. 一種半導體組件，包含：一第一元件，包含：一第一源極；一第一汲極；以及一第一金屬閘極結構，設置於該第一源極以及該第一汲極之間，該第一金屬閘極結構包含：一第一高介電常數介電層；以及一第一金屬閘極層，設置於該第一高介電常數介電層上；以及一第二元件，包含：一第二源極；一第二汲極；以及 一第二金屬閘極結構，設置於該第二源極以及該第二汲極之間，該第二金屬閘極結構包含：一第二高介電常數介電層；一第三高介電常數介電層，設置於該第二高介電常數介電層上；以及一第一金屬閘極層，設置於該第三高介電常數介電層上。
  6. 如申請專利範圍第5項所述之半導體組件，其中該第一元件的臨界電壓相異於該第二元件的臨界電壓。
  7. 如申請專利範圍第5項所述之半導體組件，更包含：一第一功函數金屬層，設置於該第一高介電常數介電層以及該第一金屬閘極層之間；以及一第二功函數金屬層，設置於該第三高介電常數介電層以及該第二金屬閘極層之間。
  8. 一種半導體組件製造方法，包含：形成一界面層於一基底上；形成一第一高介電常數介電層於該界面層上；形成一第二高介電常數介電層於該第一高介電常數介電層的一部分上；形成一阻障層於該第二高介電常數介電層上以及該第一高介電常數介電層的暴露部分上；以及 形成一金屬閘極層於該阻障層上。
  9. 如申請專利範圍第8項所述之半導體組件製造方法，其中該第一高介電常數介電層的介電常數大於或小於該第二高介電常數介電層的介電常數。
  10. 如申請專利範圍第8項所述之半導體組件製造方法，更包含形成一功函數金屬層於該阻障層以及該金屬閘極層之間，該阻障層、該功函數金屬層以及該金屬閘極層形成一鰭式場效電晶體元件的一金屬閘極結構。
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