TW201642429A - 半導體元件及其製作方法 - Google Patents

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Abstract

本發明披露一半導體元件，包含一中介層基板，具有一正面與一背面；一重佈線層位於該正面，且該重佈線層包含複數個接觸墊；複數個凸塊，分別位於該接觸墊上；至少一半導體晶片安裝於該正面，並藉由該凸塊與該重佈線層電性連接；一翹曲抑制罩安裝於該正面，覆蓋且密封該半導體晶片；以及複數個直通矽穿孔，貫穿該中介層基板且與該重佈線層電性連接。

Description

半導體元件及其製作方法
本發明概括而言係關於半導體封裝領域，特別是關於一種扇出(fan-out)晶圓級封裝(wafer level packaging)及製作中介層基板(interposer substrate)的方法。
晶圓級封裝製程是該領域技術人員已熟知的技術。在晶圓級封裝製程中，包含積體電路形成其中或晶片安裝其上的晶圓會經過一連串製程，例如研磨、晶粒對準接合，以及封模成型等步驟，最後再經過切割得到最終產品。現今業界普遍認為晶圓級封裝製程是最適合應用在小尺寸與高速晶片封裝的技術。
通常，進行晶圓級封裝時，會使用一相對厚的成型模料(molding compound)覆蓋住晶圓與安裝在晶圓上的晶粒。由於成型模料的熱膨脹係數(CTE)與晶圓的不同，由一定厚度的成型模料所構成的封裝體受到熱變化時容易翹曲。不僅如此，成型模料的存在也使封裝體的整體厚度增加。晶圓翹曲的問題一直是該領域技術人員企圖解決的問題。
晶圓翹曲造成不易維持晶粒與晶圓間的連接，致使晶粒與晶圓疊層組裝失敗。翹曲問題在大尺寸晶圓上更是明顯，使大尺吋晶圓的晶圓級封裝更加困難。因此，業界仍需要一個改良的晶圓級封裝方法，可以解決上述先前技術的問題。
本發明的主要目的在於提供一改良的半導體元件，可以減輕或消除晶圓或封裝體翹曲的問題，使製得的半導體封裝體具有更好的可靠度。
根據本發明提供的半導體元件，包含一中介層基板，具有一正面與一背面；一重佈線層位於該正面，且該重佈線層包含複數個接觸墊；複數個凸塊，分別位於該接觸墊上；至少一半導體晶片安裝於該正面，並藉由該凸塊與該重佈線層電性連接；一翹曲抑制罩安裝於該正面，覆蓋且密封該半導體晶片；以及複數個直通矽穿孔，貫穿該中介層基板且與該重佈線層電性連接。
根據本發明一實施例，翹曲抑制罩與所述半導體晶片不直接接觸。根據本發明一實施例，翹曲抑制罩牢固地被固定在中介層基板的正面。據本發明一實施例，翹曲抑制罩可由玻璃、矽質、金屬、陶瓷或其任意組合所構成。
無庸置疑的，該領域的技術人士讀完接下來本發明較佳實施例的詳細描述與圖式後，均可了解本發明的目的。
接下來的詳細敘述須參照相關圖式所示內容，用來說明可依據本發明具體實行的實施例。
這些實施例提供足夠的細節，可使此領域中的技術人員充分了解並具體實行本發明。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
因此，接下來的詳細描述並非用來對本發明加以限制。本發明涵蓋的範圍由其權利要求界定。與本發明權利要求具同等意義者，也應屬本發明涵蓋的範圍。
本發明實施例所參照的附圖為示意圖，並未按比例繪製，且相同或類似的特徵通常以相同的附圖標記描述。
在本說明書中，“晶粒”、“半導體晶片”與“半導體晶粒”具相同含意，可交替使用。
在本說明書中，“晶圓”與“基板”意指任何包含一暴露面，可在其上沉積材料並製作例如本發明實施例的重佈線層(RDL)電路結構的任何結構物。
須了解的是，“基板”包含半導體晶圓，但不限於此。製程中，“基板”也用來表示包含製作於其上的材料層的半導體結構物。
請參照第1圖至第12圖。第1圖至第12圖為示意性剖面圖，說明根據本發明一實施例，製作一晶圓級封裝體的方法。
如第1圖所示，首先提供一晶圓100。晶圓100包含矽晶圓、半導體晶圓或中介層晶圓，但不限於此。例如，晶圓100可為一矽中介層晶圓。
晶圓100具有一原始厚度t，可介於600至800微米之間，例如770微米。晶圓100具有一正面100a與一背面100b。
如第2圖所示，可以在晶圓100的正面100a形成複數個直通矽穿孔(TSV)102。製作直通矽穿孔102的方法已為該技術領域中通常知識者所熟悉。
舉例來說，製作直通矽穿孔102的方法包含首先在晶圓100的正面100a製作距離晶圓100主表面一預定深度的TSV孔洞，然後在TSV孔洞內沉積金屬層，例如擴散阻障金屬層與銅層，但不限於此。接著對晶圓100的正面100a進行一研磨製程，移除TSV孔洞外多餘的金屬層。
接著如第3圖所示，在晶圓100的正面100a上形成一重佈線層(RDL)110。重佈線層110 可以包含至少一介電層112與至少一金屬層114。直通矽穿孔102可以與金屬層114電性連接。
如第4圖所示，接著在重佈線層110上形成複數個微凸塊116，為後續連接用。微凸塊116可分別直接形成在金屬層114的接觸墊上。
如第5圖所示，形成微凸塊116後，接著將個別覆晶晶片或晶粒主動面朝下，藉由微凸塊116安裝至重佈線層110上，得到一晶片對晶圓疊合的構造。
接下來，可選擇性地在每一晶片或晶粒120與晶圓100的正面100a之間填充一底膠118。然後，進行一熱處理，使微凸塊116回焊。
如第6圖所示，完成晶粒接合後，接著將一大致上與晶圓100具有相同尺寸與形狀的翹曲抑制罩200，以晶圓對晶圓的方式覆蓋到晶圓100上。
根據本發明實施例，翹曲抑制罩200可由玻璃、矽質、金屬、陶瓷或其任意組合構成。當翹曲抑制罩200是由金屬構成時，同時具有屏蔽電磁干擾(EMI)的功能。
根據本發明實施例，翹曲抑制罩200可藉由黏著劑或熔融接合的方式，牢固地固定在晶圓100的正面100a上，但不限於此。
根據本發明實施例，翹曲抑制罩200與晶圓100的熱膨脹係數(CTE)相符，因此可以避免晶圓100發生翹曲的情況。
翹曲抑制罩200的構造如第13圖所示，是由兩片晶圓互相貼合，形成單片晶圓罩體。第一晶圓片202具有厚度t1 ，例如300微米。第二晶圓片204具有厚度t2 ，例如400微米。因此，翹曲抑制罩200的厚度為兩者總合，約700微米。
第二晶圓片204具有複數個貫通開口，因此將第一晶圓片202與第二晶圓片204貼合後，可得到具有複數個隔間220的晶圓罩體。如第14圖所示，翹曲抑制罩200的隔間220的位置與安裝在晶圓100上的晶片或晶粒120對準或對齊。每個隔間220至少可容納一或二個安裝的晶片或晶粒120。
根據本發明實施例，翹曲抑制罩200與安裝的晶片或晶粒120間具有一間隙130。根據本發明實施例，間隙130可以是一抽真空的間隙。
然而須了解的是，在其他實施例中，翹曲抑制罩200可與安裝的晶片或晶粒120直接接觸。根據本發明實施例，晶圓100的處理過程中，並未使用成型模料。
本發明的優點在於所提供的晶圓級封裝方法免除了形成成型模料的步驟與後續的固化步驟，具有較簡化的製程。而且，不僅抑制住晶圓翹曲，還可避免成型模料造成的釋氣(outgassing)問題。
如第7圖所示，翹曲抑制罩200安裝完成後，接著對晶圓100的背面100b進行一晶背研磨製程，使晶圓100的厚度變薄。背面100b的部分晶圓100在此步驟中被移除掉。
如第8圖所示，接下來進行一化學機械研磨(CMP)製程，使直通矽穿孔102一端自晶圓100的背面100b顯露出來。根據本發明實施例，晶圓100的背面100b包含一介電層141。製程至目前階段，晶圓100剩下的厚度介於90~110微米之間，例如100微米。
如第9圖所示，直通矽穿孔102的底部顯露出來後，接著在晶圓100的背面100b形成一晶背重繞線層140。晶背重繞線層140與直通矽穿孔102電性連接。根據本發明實施例，晶背重繞線層140可以包含凸塊墊142。
如第10圖所示，根據本發明實施例，複數個可控崩塌晶片連接(C4)凸塊150分別在凸塊墊142上形成。根據本發明實施例，較佳者，C4凸塊150的直徑約10~100微米，間距(pitch)約200微米。最佳者，間距為50~150微米。
如第11圖所示，接著沿晶圓100的切割道區域切割，得到個別的半導體元件10。晶圓100在切割後，變成個別的中介層基板101。根據本發明實施例，每個半導體元件10可以包含至少一半導體晶片或晶粒安裝在中介層基板101的上表面。
如第12圖所示，根據本發明實施例，接著將半導體元件10安裝至一封裝基板300上，然後後續可以用成型模料(圖未示)將半導體元件10密封住。由於晶片或晶粒120被翹曲抑制罩200蓋住，因此並不會與成型模料直接接觸。        該領域中的技術人士可輕易知道在本發明的教示範圍內，依然可做許多修改。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體元件
100‧‧‧晶圓
100a‧‧‧正面
100b‧‧‧背面
101‧‧‧中介層基板
102‧‧‧直通矽穿孔
110‧‧‧重佈線層
112‧‧‧介電層
114‧‧‧金屬層
116‧‧‧微凸塊
120‧‧‧晶片或晶粒
130‧‧‧間隙
140‧‧‧晶背重繞線層
141‧‧‧介電層
142‧‧‧凸塊墊
150‧‧‧可控崩塌晶片連接凸塊
200‧‧‧翹曲抑制罩
202‧‧‧第一晶圓片
204‧‧‧第二晶圓片
220‧‧‧隔間
300‧‧‧封裝基板
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。        第1圖至第12圖為示意性剖面圖，說明根據本發明一實施例，製作一晶圓級封裝體的方法。        第13圖為本發明一實施例提供的翹曲抑制罩示意性剖面圖，是由兩片晶圓互相貼合構成。        第14圖為本發明一實施例提供的翹曲抑制罩透視圖，繪示晶圓級翹曲抑制罩的底面部分及其隔間。
10‧‧‧半導體元件
100‧‧‧晶圓
100a‧‧‧正面
101‧‧‧中介層基板
102‧‧‧直通矽穿孔
110‧‧‧重佈線層
112‧‧‧介電層
114‧‧‧金屬層
116‧‧‧微凸塊
120‧‧‧晶片或晶粒
130‧‧‧間隙
140‧‧‧晶背重繞線層
142‧‧‧凸塊墊
150‧‧‧可控崩塌晶片連接(C4)凸塊
200‧‧‧翹曲抑制罩
300‧‧‧封裝基板

Claims (11)

  1. 一種半導體元件，包含:        一中介層基板，具有一正面與一背面；        一重佈線層，位於該正面，其中該重佈線層包含複數個接觸墊；        複數個凸塊，分別位於該複數個接觸墊上；        至少一半導體晶片安裝於該正面，且藉由該凸塊與該重佈線層電性連接；        一翹曲抑制罩，安裝於該正面，覆蓋且圍住該半導體晶片；以及        複數個直通矽穿孔，貫穿該中介層基板且與該重佈線層電性連接。
  2. 如申請專利範圍第1項所述的半導體元件，其中另包含複數個凸塊墊，位於該中介層基板的該背面。
  3. 如申請專利範圍第2項所述的半導體元件，其中另包含複數個可控崩塌晶片連接(C4)凸塊分別位於該複數個凸塊墊上。
  4. 如申請專利範圍第1項所述的半導體元件，其中該翹曲抑制罩與該半導體晶片不直接接觸。
  5. 如申請專利範圍第4項所述的半導體元件，其中該翹曲抑制罩牢固地固定於該中介層基板的該正面。
  6. 如申請專利範圍第4項所述的半導體元件，其中另包含一間隙，位於該翹曲抑制罩與該半導體晶片之間。
  7. 如申請專利範圍第6項所述的半導體元件，其中該間隙為一抽真空的間隙。
  8. 如申請專利範圍第1項所述的半導體元件，其中該翹曲抑制罩包含玻璃、矽質、金屬、陶瓷或其任意組合所構成。
  9. 如申請專利範圍第1項所述的半導體元件，其中該翹曲抑制罩包含兩個互相貼合的矽晶圓。
  10. 如申請專利範圍第9項所述的半導體元件，其中該翹曲抑制罩的厚度約為700微米。
  11. 如申請專利範圍第1項所述的半導體元件，其中該翹曲抑制罩與該中介層基板的熱膨脹係數相符。
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