TW201626375A

TW201626375A - 電源壓降偵測電路及其操作方法

Info

Publication number: TW201626375A
Application number: TW104132642A
Authority: TW
Inventors: 盧冠銘; 洪俊雄; 李俊毅; 陳耕暉; 張坤龍
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-01-14
Filing date: 2015-10-02
Publication date: 2016-07-16
Also published as: US20160204772A1; US9628061B2; CN105788634A; CN105788634B; TWI582787B

Abstract

一種電源壓降偵測電路，包括偵測元件以及記憶單元，偵測元件耦接第一源電壓，用以偵測第一源電壓之電壓位準，記憶單元耦接偵測元件，可依據第一源電壓之電壓位準切換於第一記憶狀態和第二記憶狀態之間。

Description

電源壓降偵測電路及其操作方法

本揭露係關於一種電源壓降偵測電路及其操作方法，尤其，係關於一種可偵測源電壓是否降至低於一觸發位準的電源壓降偵測電路。

記憶裝置可被電性地編程以儲存資料。資料會保留在記憶裝置當中直到該記憶裝置被電性地抹除。在部分的應用中，在記憶裝置被編程之後，該記憶裝置係操作在一低電源消耗模式，在該模式中並無電流流過該記憶裝置。然而，當記憶裝置操作在低電源消耗模式，突然的電源壓降可能會損壞存在記憶裝置中的資料。

依據本揭露之一實施例，係提出一種電源壓降偵測電路，其包括一偵測元件以及一記憶單元，該偵測元件耦接一第一源電壓，用以偵測該第一源電壓之電壓位準，該記憶單元耦街該偵測元件，可基於該第一源電壓之電壓位準切換於一第一記憶狀態以及一第二記憶狀態之間。

依據本揭露之另一實施例，係提出一種電源壓降偵測電路的操作方法，該操作方法包括：提供一偵測元件以偵測第一源電壓之電壓位準，並提供一記憶單元，該記憶單元可切換於一第一記憶狀態以及一第二記憶狀態之間；以及，回應於該第一源電壓之降至低於一觸發位準之該電壓位準，將該記憶單元從該第一記憶狀態切換至該第二記憶狀態。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100、600‧‧‧電源壓降偵測電路
110、610‧‧‧偵測元件
120、620、700‧‧‧記憶單元
112、612‧‧‧閂鎖電路
114、614‧‧‧推升電路
116、616‧‧‧下拉電路
118、618‧‧‧記憶體控制電路
V1‧‧‧第一源電壓
V2‧‧‧第二源電壓
MN0、MN1、MN2、MN3、MN4、MN5‧‧‧NMOS電晶體
MP、MP1、MP2‧‧‧PMOS電晶體
CAP‧‧‧電容
ST、A、N1‧‧‧節點
DET‧‧‧偵測節點
121、721‧‧‧記憶體輸入節點
122、722‧‧‧記憶體輸出節點
130、730‧‧‧第一反相器
140、740‧‧‧第二反相器
131、141、731、741‧‧‧輸入端
132、142、732、742‧‧‧輸出端
Vout、Vdd、Vdrop1、Vdrop2‧‧‧電壓
V_T‧‧‧閥電壓
210、410、510‧‧‧電流

第1圖係依據一例示性實施例的電源壓降偵測電路的電路圖。
第2圖係依據一例示性實施例之第1圖之電源壓降偵測電路在初始化操作期間的電路圖。
第3圖係依據一例示性實施例之第1圖之電源壓降偵測電路在正常操作期間的電路圖。
第4圖係依據一例示性實施例之第1圖之電源壓降偵測電路在第一電源壓降情況下的電路圖。
第5圖係依據一例示性實施例之第1圖之電源壓降偵測電路在第二電源壓降情況下的電路圖。
第6圖係依據一例示性實施例的電源壓降偵測電路的電路圖。
第7圖係依據一例示性實施例之記憶單元之電路圖。

以下，標記將用來詳細地說明本發明實施例，其例示係繪示於附圖中。只要是相同的附圖標記，即代表相同或類似的部分。

第1圖係依據一例示性實施例的電源壓降偵測電路100(以下稱作「電路100」)的電路圖。電路100包括偵測元件110以及記憶單元120。偵測元件110用以偵測第一源電壓的電壓位準是否降至低於一觸發位準。記憶單元120用以儲存偵測元件110執行偵測的結果。記憶單元120可切換於第一記憶狀態以及第二記憶狀態之間。第一記憶狀態用以指示第一源電壓的電壓位準係高於觸發位準。第二記憶狀態用以指示第一源電壓的電壓位準係低於觸發位準。

如第1圖所示，偵測元件110包括閂鎖電路112、推升電路114、下拉電路116以及記憶體控制電路118。閂鎖電路112耦接於第一源電壓V1以及第二源電壓V2之間。第二源電壓V2可以是一參考電壓，例如接地電壓。閂鎖電路112係受控於第一源電壓V1。閂鎖電路112包括N通道金氧半導體(N-channel metal-oxide-semiconductor, NMOS)電晶體MN0以及電容CAP。NMOS電晶體MN0具有耦接至第一源電壓V1的汲極端、耦接至節點ST的源極端以及耦接至第一源電壓V1的閘極端。電容CAP具有耦接至節點ST的第一端以及耦接至第二源電壓V2的第二端。

推升電路114係耦接於節點ST以及偵測節點DET之間，並且受控於第一源電壓V1。推升電路114具有P通道金氧半導體(P-channel metal-oxide-semiconductor, PMOS)電晶體MP。PMOS電晶體MP具有耦接節點ST的源極端、耦接偵測節點DET 的汲極端以及耦接第一源電壓V1的閘極端。

下拉電路116係耦接於偵測節點DET以及第二源電壓V2之間，並且受控於第一源電壓V1。下拉電路116包括NMOS電晶體MN1。NMOS電晶體MN1具有耦接偵測節點DET的汲極端、耦接第二源電壓V2的源極端以及耦接第一源電壓V1的閘極端。

記憶體控制電路118係耦接於節點A以及第二源電壓V2之間，並且受控於偵測節點DET上的電壓V_DET 。記憶體控制電路118包括NMOS電晶體MN2。NMOS電晶體MN2具有耦接節點A的汲極端、接地的源極端以及耦接偵測節點DET的閘極端。

記憶單元120包括記憶體輸入節點121、記憶體輸出節點122以及耦接於記憶體輸入節點121和記憶體輸出節點122之間的第一反相器130以及第二反相器140。記憶體輸入節點121耦接記憶體控制電路118的節點A。記憶體輸出節點122耦接外部電路(未繪示)。第一反相器130具有耦接記憶體輸入節點121的輸入端131，以及耦接記憶體輸出節點122的輸出端132。第二反相器140具有耦接記憶體輸出節點122的輸入端141，以及耦接記憶體輸入節點121的輸出端142。記憶體輸出節點122上的電壓為Vout。

第2圖係依據一例示性實施例之電路100在開啟電源後的一初始化操作期間的電路圖。在初始化操作之前，也就是在開啟電源之前，第一源電壓V1為0V，電容CAP係完全地放電，而節點ST、偵測節點DET以及節點A上的電壓V_ST 、V_DET 及V_A 皆為0V。

如第2圖所示，當電源開啟，第一源電壓V1係被設定至正電壓位準Vdd，該正電壓位準Vdd係高於觸發位準V_T 。V_T 係各個NMOS電晶體MN0、MN1及MN2的閥電壓。由於閂鎖電路112的NMOS電晶體MN0的閘極至源極電壓Vgs(即，閘極端和源極端之間的電壓位準差)為高於V_T 的Vdd，NMOS電晶體MN0係被開啟並導通自第一源電壓V1(即Vdd)至節點ST的電流210，其係耦接至閂鎖電路112的電容CAP的第一端。因此，電容CAP被電流210充電，而節點ST的電

壓V_ST 從0V開始增加。當電壓V_ST 到達Vdd-V_T ，NMOS電晶體MN0的閘極至源極電壓Vgs變成V_T ，NMOS電晶體MN0因而被關閉。因此，節點ST上的電壓V_ST 係被閂鎖電路112的NMOS電晶體MN0以及電容CAP閂鎖在Vdd-V_T 。同時，由於推升電路114的PMOS電晶體MP的閘極至源極電壓Vgs為Vdd，PMOS電晶體MP被關閉。由於下拉電路116的NMOS電晶體MN1的閘極至源極電壓Vgs為Vdd，NMOS電晶體MN1被開啟。因此，偵測節點DET上的電壓V_DET 係被下拉電路116下拉至與第二源電壓V2相同的位準，也就是0V。由於偵測節點DET上的電壓V_DET 為0V，記憶體控制電路118的NMOS電晶體MN2的閘極至源極電壓Vgs為0V，NMOS電晶體MN2因而被關閉。此外，記憶體輸入節點121上的電壓位準係被外部電路(未繪示)設定成和第一源電壓V1，也就是Vdd，相同，且記憶體輸出節點122上的電壓Vout的電壓位準係被第一反相器130的操作而設定成和第二源電壓V2，也就是0V，相同。因此，記憶單元120被設定處於第一記憶狀態。

第3圖係依據一例示性實施例之電路100在正常操作期間的電路圖。在正常操作期間，第一源電壓V1維持在高於觸發位準V_T 的Vdd。由於節點ST上的電壓V_ST 係被閂鎖電路112閂鎖在Vdd-V_T ，NMOS電晶體MN0維持關閉。同時，回應為Vdd的第一源電壓V1，推升電路114的PMOS電晶體MP以及記憶體控制電路118的NMOS電晶體MN2皆維持關閉，而下拉電路116的NMOS電晶體MN1維持開啟。因此，V_DET 維持在0V，V_A 維持在Vdd，而Vout維持在0V。因此，記憶單元120保持在第一記憶狀態，指示第一源電壓V1並未低於觸發位準V_T 。

在正常操作期間，只有NMOS電晶體MN1被開啟。然而，由於NMOS電晶體MN1汲極端上的電壓V_DET 係和NMOS電晶體MN1源極端上的第二源電壓V2(即0V)相同，故無電流流過NMOS電晶體MN1。因此，並無電流流過整個電路100。換言之，電流100在正常操作期間並不會消耗任何直流(direct current, DC)電源。

第4圖係依據一例示性實施例之電路100在一第一電源壓降情況下的電路圖。在此第一電源壓降情況中，第一源電壓V1降至第一電壓位準Vdrop1，其係高於或等於電晶體MN0、MN1、MN2及MP的閥電壓V_T ，並且低於或等於(Vdd-2V_T )。也就是說，V_T ≦Vdrop1≦Vdd-2V_T 。

如第4圖所示，當第一源電壓V_T 降至Vdrop1，由於節點ST上的電壓V_ST 係被閂鎖電路112閂鎖在Vdd-V_T ，NMOS電晶體MN0的閘極至源極電壓Vgs係變為Vdrop1-(Vdd-V_T )，其係小於V_T 。因此，NMOS電晶體MN0保持關閉。同時，PMOS電晶體MP的閘極至源極電壓Vgs也會變為Vdrop1-(Vdd-V_T )。由於Vdrop1≦Vdd-2V_T ，PMOS電晶體MP的Vgs係小於或等於Vdd-2V_T -(Vdd-V_T )=-V_T 。因此，推升電路114的PMOS電晶體MP被開啟。此外，由於下拉電路116的NMOS電晶體MN1的閘極至源極電壓Vgs變成Vdrop1，NMOS電晶體MN1包持開啟。因此，推升電路114的PMOS電晶體MP以及下拉電路116的NMOS電晶體MN1會導通電流410，使電容CAP透過節點ST、PMOS電晶體MP、偵測節點DET、NMOS電晶體MN1至地進行放電。因此，來自電容CAP的電荷無法累積，而偵測節點DET上的電壓V_DET 維持在0V。故記憶體控制電路118的NMOS電晶體MN2維持關閉。因此，電壓V_A 保持等於第一源電壓V1，也就是Vdrop1，而電壓Vout保持在0V。記憶單元120維持在第一記憶狀態，指示第一源電壓V1並未低於觸發位準V_T 。

第5圖係依據一例示性實施例之電路100在一第二電源壓降情況下的電路圖。在此第二電源壓降情況中，第一源電壓V1降至第二電壓位準Vdrop2，其係小於或等於電晶體MN0、MN1、MN2及MP的閥電壓V_T 。換言之，Vdrop2≦V_T 。

如第5圖所示，當第一源電壓V1降至Vdrop2，由於節點ST上的電壓V_ST 係被閂鎖電路112閂鎖在Vdd-V_T ，NMOS電晶體MN0的閘極至源極電壓Vgs係變成Vdrop2-(Vdd-V_T )，其係小於V_T 。因此，NMOS電晶體MN0保持關閉。同時，PMOS電晶體MP的閘極至源極電壓Vgs也變為Vdrop2-(Vdd-V_T )。由於Vdrop2≦V_T 且V_T ＜Vdd-2V_T ，PMOS電晶體MP的Vgs係小於-V_T 。故推升電路114的PMOS電晶體MP係被開啟且導通從節點ST至偵測節點DET的電流510。因此，電容CAP開始透過電流510放電。同時，由於下拉電路116的NMOS電晶體MN1的閘極至源極電壓Vgs變為Vdrop2且Vdrop2≦V_T ，NMOS電晶體MN1被關閉。因此，來自電容CAP的電荷係累積在偵測節點DET上，故偵測節點DET上的電壓V_DET 係由0V增加至Vdd-V_T ，其係與節點ST上的電壓V_ST 相同。換言之，推升電路114係將電壓V_DET 從0V推升至電壓V_ST =Vdd-V_T 。當電壓V_DET 達到Vdd-V_T ，NMOS電晶體MN2的閘極至源極電壓Vgs為Vdd-V_T ，其係高於V_T 。因此，記憶體控制電路118的NMOS電晶體MN2為開啟，並導通從節點A至第二源電壓V2的電流520，以將節點A耦接至第二源電壓V2。連接至記憶體輸入節點121的節點A之電壓V_A 係透過電流520耦接至第二源電壓V2，而記憶單元120的輸出節點上的Vout係耦接至第一源電壓V1(即Vdrop2)。因此，記憶單元120係切換至第二記憶狀態，指示第一源電壓V1低於觸發位準V_T 。

總而言之，第1圖至第5圖所繪示的電路100係操作以偵測第一源電壓V1的電壓位準是否降至低於觸發位準V_T 。然本揭露並不限於此。觸發位準可以具有不同的值，如底下所述。

第6圖係依據一例示性實施例之電源壓降偵測電路600(以下稱之為「電路600」)之電路圖。電路600包括偵測元件610以及記憶單元620。偵測元件610包括閂鎖電路612、推升電路614、下拉電路616以及記憶體控制電路618。閂鎖電路612、推升電路614、記憶體控制電路618以及記憶單元620，其分別與第1圖所繪示的閂鎖電路112、推升電路114、記憶體控制電路118以及記憶單元120具有相似的結構。因此，此些元件的詳細說明不另贅述。

不同於下拉電路116，下拉電路616包括串聯耦接於偵測節點DET及第二源電壓V2之間的NMOS電晶體MN1以及MN3。具體而言，NMOS電晶體MN1具有耦接偵測節點DET的汲極端、耦接中間節點N1的源極端，以及耦接接收第一源電壓V1的閘極端。NMOS電晶體MN3具有皆耦接至節點N1的汲極端以及閘極端，以及耦接第二源電壓V2，例如接地電壓，的源極端。

電路600的操作與電路100類似，除了因為NMOS電晶體MN3的存在而使電路600的觸發位準由V_T 改變為2×V_T 。具體而言，在正常操作期間，推升電路614為關閉，下拉電路616為開啟，記憶體控制電路618為關閉，節點ST上的電壓V_ST 係被閂鎖電路612閂鎖在Vdd-V_T ，節點DET上的電壓V_DET 為0V，而在節點N1上的電壓V_N1 為0V。因此，記憶單元620維持在第一記憶狀態。當第一源電壓V1的電壓位準降至低於2×V_T ，推升電路614被開啟，節點N1上的電壓V_N1 因為電容CAP上的電荷而增加為V_T ，故而使下拉電路616為關閉。因此，偵測節點DET上的電壓V_DET 係從0V增加至Vdd-V_T ，其係節點ST上的電壓V_ST 。記憶體控制電路618的NMOS電晶體MN2係被施加於其閘極端的電壓Vdd-V_T 而開啟。因此，連接至記憶體輸入節點121之節點A的電壓V_A 係透過NMOS電晶體MN2而耦接至第二源電壓V2，而記憶單元120之輸出節點上的電壓Vout係耦接第一源電壓V1(即Vdrop2)。因此，記憶單元120係切換至第二記憶狀態，指示第一源電壓V1降至低於觸發位準V_T 。

第7圖係依據一例示性實施例之記憶單元700之電路圖。記憶單元700可作為電源壓降偵測電路100中的記憶單元120，或是電源壓降偵測電路600中的記憶單元620。

如第7圖所示，記憶單元700包括記憶體輸入節點721、記憶體輸出節點722以及耦接於記憶體輸入節點721和記憶體輸出節點722之間的第一反相器730及第二反相器740。第一反相器730包括耦接記憶體輸入節點721的輸入端731以及耦接記憶體輸出節點722的輸出端732。第二反相器740包括耦接記憶體輸出節點722的輸入端741以及耦接記憶體輸入節點121的輸出端742。

更具體地說，第一反相器730包括串聯耦接於第一源電壓V1和第二源電壓V2，例如接地電壓，之間的PMOS電晶體MP1及NMOS電晶體MN4。PMOS電晶體MP1包括耦接第一源電壓V1的源極端、耦接輸入端731的閘極端以及耦接輸出端732的汲極端。NMOS電晶體MN4包括耦接輸出端732的汲極端、耦接輸入端731的閘極端以及耦接第二源電壓V2的源極端。第二反相器740包括串聯耦接於第一源電壓V1和第二源電壓V2之間的PMOS電晶體MP2以及NMOS電晶體MN5。PMOS電晶體MP2具有耦接第一源電壓V1的源極端、耦接輸入端741的閘極端以及耦接輸出端742的汲極端。NMOS電晶體MN5具有耦接輸出端742的汲極端、耦接輸入端741的閘極端以及耦接第二源電壓V2的源極端。

當記憶單元700之輸入節點721上的電壓位準係耦接至第二源電壓V2，即0V，其係對應第3圖所示的正常操作，或是第4圖所示的第一電源壓降情況，PMOS電晶體MP1係被開啟且NMOS電晶體MN4係被關閉。因此，記憶單元700的輸出節點722係耦接至第一源電壓V1，也就是「高」電壓。輸出節點722上的該「高」電壓會關閉PMOS電晶體MP2並開啟NMOS電晶體MN5，因此輸入節點721會保持和第二源電壓V2耦接。另一方面，當記憶單元700上的電壓位準耦接至第一源電壓V1，其係對應第5圖所示的第二電源壓降情況，PMOS電晶體MP1係被關閉，而NMOS電晶體MN4係被開啟。因此，記憶單元700的輸出節點722係耦接至第二源電壓V2，也就是「低」電壓。輸出節點722上的該「低」電壓會開啟PMOS電晶體MP2並關閉NMOS電晶體MN5，因此輸入節點721會保持耦接至第一源電壓V1。

在記憶單元700中，PMOS電晶體MP1係強於PMOS電晶體MP2，而NMOS電晶體MN4係弱於NMOS電晶體MN5。也就是說，PMOS電晶體MP1在被開啟時的阻值係比PMOS電晶體MP2開啟時的阻值來的小，而NMOS電晶體MN4在被開啟時的阻值係大於NMOS電晶體MN5被開啟時的阻值。舉例來說，MP1和MN5的寬度可分別比MP2和MN4的寬度來得寬，及/或MP1和MN5的長度可分別比MP2和MN4的長度來得短。此外，輸入節點721係配置成免於來自第一源電壓V1的漏電流路徑，而輸出節點722係配置成免於來自第二源電壓V2的漏電流路徑。此時，在初始化操作之後，輸入節點721上的電壓係第二源電壓V2，輸出節點722上的電壓係第一源電壓V1。

上述之電源壓降偵測電路100及600可用來偵測第一源電壓V1是否降至低於觸發位準。此外，電源壓降偵測電路100及600在正常操作期間並不會消耗任何電源。因此，電源壓降偵測電路100及600可被應用在操作於低電源消耗模式的記憶裝置當中。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧電源壓降偵測電路

110‧‧‧偵測元件

120‧‧‧記憶單元

112‧‧‧閂鎖電路

114‧‧‧推升電路

116‧‧‧下拉電路

118‧‧‧記憶體控制電路

V1‧‧‧第一源電壓

V2‧‧‧第二源電壓

MN0、MN1、MN2‧‧‧NMOS電晶體

MP‧‧‧PMOS電晶體

CAP‧‧‧電容

ST、A‧‧‧節點

DET‧‧‧偵測節點

121‧‧‧記憶體輸入節點

122‧‧‧記憶體輸出節點

130‧‧‧第一反相器

140‧‧‧第二反相器

131、141‧‧‧輸入端

132、142‧‧‧輸出端

Vout‧‧‧電壓

Claims

一種電源壓降偵測電路，包括：
一偵測元件，耦接至一第一源電壓，用以偵測該第一源電壓的一電壓位準；以及
一記憶單元，耦接至該偵測元件，用以基於該第一源電壓的該電壓位準切換於一第一記憶狀態以及一第二記憶狀態之間。
如申請專利範圍第1項所述之電源壓降偵測電路，其中該偵測元件包括：
一閂鎖電路，耦接於該第一源電壓以及一第二源電壓之間，並受控於該第一源電壓，該閂鎖電路包括一閂鎖節點；
一推升電路，耦接於該閂鎖節點以及一偵測節點之間，受控於該第一源電壓；
一下拉電路，耦接於該偵測節點以及該第二源電壓之間，受控於該第一源電壓；以及
一記憶體控制電路，耦接該記憶單元之一輸入節點，受控於該偵測節點上的一偵測電壓。
如申請專利範圍第2項所述之電源壓降偵測電路，其中該記憶單元包括：
一第一反相器，具有耦接至該記憶單元之該輸入節點的一輸入端，以及耦接至該記憶單元之一輸出節點的一輸出端；以及
一第二反相器，具有耦接至該記憶單元之該輸出節點的一輸入端，以及耦接至該記憶單元之該輸入節點的一輸出端。
如申請專利範圍第2項所述之電源壓降偵測電路，其中在一正常操作的期間，當該第一源電壓之該電壓位準並未降至低於一觸發位準，
該閂鎖電路將該閂鎖節點的一電壓閂鎖在一第一電壓位準，以及
該下拉電路被開啟以將該偵測電壓推至該第二源電壓。
如申請專利範圍第4項所述之電源壓降偵測電路，其中回應於成為該第二源電壓的該偵測電壓，該記憶體控制電路被關閉，且該記憶單元處於該第一記憶狀態；
其中當該第一源電壓之該電壓位準降至低於一觸發位準，該下拉電路被關閉，且該推升電路被開啟以將該偵測電壓推至該第一電壓位準；
其中回應於成為該第一電壓位準的該偵測電壓，該記憶體控制電路被開啟以將該記憶單元之該輸入節點耦接至該第二源電壓，且該記憶單元處於該第二記憶狀態。
如申請專利範圍第2項所述之電源壓降偵測電路，其中該閂鎖電路包括：
一N通道電晶體，具有耦接該第一源電壓的一汲極端、耦接該閂鎖節點的一源極端以及耦接該第一源電壓的一閘極端；以及
一電容，具有耦接該閂鎖節點的一第一端以及耦接該第二源電壓的一第二端；
其中該記憶體控制電路包括：
一N通道電晶體，具有耦接該記憶單元之該輸入節點的一汲極端、耦接該第二源電壓的一源極端以及耦接該偵測節點的一閘極端。
如申請專利範圍第2項所述之電源壓降偵測電路，其中該推升電路包括：
一P通道電晶體，耦接於該閂鎖節點以及該偵測節點之間，具有耦接該第一源電壓的一閘極端；
其中該下拉電路包括：
一N通道電晶體，具有耦接該偵測節點的一汲極端、耦接該第二源電壓的一源極端以及耦接該第一源電壓的一閘極端。
如申請專利範圍第2項所述之電源壓降偵測電路，其中該下拉電路包括：
一第一N通道電晶體，具有耦接該偵測節點的一汲極端、耦接一中間節點的一源極端以及耦接該第一源電壓的一閘極端；以及
一第二N通道電晶體，耦接該中間節點的一汲極端、耦接該第二源電壓的一源極端以及耦接該中間節點的一閘極端。
一種電源壓降偵測電路的操作方法，包括：
提供一偵測元件以及一記憶單元，該偵測元件用以偵測一第一源電壓的一電壓位準，該記憶單元切換於一第一記憶狀態以及一第二記憶狀態之間；以及
回應於該第一源電壓之降至低於一觸發位準之該電壓位準，將該記憶單元從該第一記憶狀態切換至該第二記憶狀態。
如申請專利範圍第9項所述之操作方法，其中提供該偵測元件包括：
提供一閂鎖電路，該閂鎖電路耦接於該第一源電壓以及一第二源電壓之間，並受控於該第一源電壓，該閂鎖電路包括一閂鎖節點；
提供一推升電路，該推升電路耦接於該閂鎖節點以及一偵測節點之間，並受控於該第一源電壓；
提供一下拉電路，該下拉電路耦接於該偵測節點以及該第二源電壓之間，並受控於該第一源電壓；以及
提供一記憶體控制電路，耦接於該記憶單元之一輸入節點以及該第二源電壓之間，並受控於該偵測節點上的一偵測電壓。
如申請專利範圍第9項所述之操作方法，其中提供該記憶單元包括：
提供一第一反相器，該第一反相器具有耦接至該記憶單元之該輸入節點的一輸入端，以及耦接至該記憶單元之一輸出節點的一輸出端；以及
提供一第二反相器，該第二反相器具有耦接至該記憶單元之該輸出節點的一輸入端，以及耦接至該記憶單元之該輸入節點的一輸出端。
如申請專利範圍第10項所述之操作方法，更包括：
回應於大於一觸發位準的該第一源電壓，將該閂鎖節點的電壓閂鎖在一第一電壓位準，以及開啟該下拉電路以將該偵測電壓推至該第二源電壓；
回應於作為該第二源電壓的該偵測電壓，關閉該記憶體控制電路，以及將該記憶單元設定在該第一記憶狀態。
如申請專利範圍第10項所述之操作方法，更包括：
回應於該第一源電壓之降至低於一觸發位準之該電壓位準，關閉該下拉電路，以及開啟該推升電路以將該偵測電壓推至該第一電壓位準；
回應於處於該第一電壓位準的該偵測電壓，開啟該記憶體控制電路以將該記憶單元之該輸入節點耦接至該第二源電壓，以及將該記憶單元設定至該第二記憶狀態。