CN105788634A - 电源压降检测电路及其操作方法 - Google Patents

Abstract

本发明公开了一种电源压降检测电路，包括检测元件以及存储单元，检测元件耦接第一源电压，用以检测第一源电压的电压电平，存储单元耦接检测元件，可依据第一源电压的电压电平切换于第一存储状态和第二存储状态之间。

Description

电源压降检测电路及其操作方法

技术领域

本发明涉及一种电源压降检测电路及其操作方法，尤其是一种可检测源电压是否降至低于一触发电平的电源压降检测电路。

背景技术

存储装置可被电性地编程以存储数据。数据会保留在存储装置当中直到该存储装置被电性地抹除。在部分的应用中，在存储装置被编程之后，该存储装置是操作在一低电源消耗模式，在该模式中并无电流流过该存储装置。然而，当存储装置操作在低电源消耗模式，突然的电源压降可能会损坏存储在存储装置中的数据。

发明内容

依据本发明的一实施例，提出一种电源压降检测电路，其包括一检测元件以及一存储单元，该检测元件耦接一第一源电压，用以检测该第一源电压的电压电平，该存储单元耦街该检测元件，可基于该第一源电压的电压电平切换于一第一存储状态以及一第二存储状态之间。

依据本发明的另一实施例，提出一种电源压降检测电路的操作方法，该操作方法包括：提供一检测元件以检测第一源电压的电压电平，并提供一存储单元，该存储单元可切换于一第一存储状态以及一第二存储状态之间；以及，响应于该第一源电压的降至低于一触发电平的该电压电平，将该存储单元从该第一存储状态切换至该第二存储状态。

附图说明

为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附图式，作详细说明如下：

图1是依据一例示性实施例的电源压降检测电路的电路图。

图2是依据一例示性实施例的图1的电源压降检测电路在初始化操作期间的电路图。

图3是依据一例示性实施例的图1的电源压降检测电路在正常操作期间的电路图。

图4是依据一例示性实施例的图1的电源压降检测电路在第一电源压降情况下的电路图。

图5是依据一例示性实施例的图1的电源压降检测电路在第二电源压降情况下的电路图。

图6是依据一例示性实施例的电源压降检测电路的电路图。

图7是依据一例示性实施例的存储单元的电路图。

【附图标记说明】

100、600：电源压降检测电路

110、610：检测元件

120、620、700：存储单元

112、612：闩锁电路

114、614：推升电路

116、616：下拉电路

118、618：存储体控制电路

V1：第一源电压

V2：第二源电压

MN0、MN1、MN2、MN3、MN4、MN5：NMOS晶体管

MP、MP1、MP2：PMOS晶体管

CAP：电容

ST、A、N1：节点

DET：检测节点

121、721：存储体输入节点

122、722：存储体输出节点

130、730：第一反相器

140、740：第二反相器

131、141、731、741：输入端

132、142、732、742：输出端

Vout、Vdd、Vdrop1、Vdrop2：电压

V_T：阀电压

210、410、510：电流

具体实施方式

以下，标记将用来详细地说明本发明实施例，其例示于附图中。只要是相同的附图标记，即代表相同或类似的部分。

图1是依据一例示性实施例的电源压降检测电路100(以下称作“电路100”)的电路图。电路100包括检测元件110以及存储单元120。检测元件110用以检测第一源电压的电压电平是否降至低于一触发电平。存储单元120用以存储检测元件110执行检测的结果。存储单元120可切换于第一存储状态以及第二存储状态之间。第一存储状态用以指示第一源电压的电压电平高于触发电平。第二存储状态用以指示第一源电压的电压电平低于触发电平。

如图1所示，检测元件110包括闩锁电路112、推升电路114、下拉电路116以及存储体控制电路118。闩锁电路112耦接于第一源电压V1以及第二源电压V2之间。第二源电压V2可以是一参考电压，例如接地电压。闩锁电路112受控于第一源电压V1。闩锁电路112包括N沟道金氧半导体(N-channelmetal-oxide-semiconductor，NMOS)晶体管MN0以及电容CAP。NMOS晶体管MN0具有耦接至第一源电压V1的漏极端、耦接至节点ST的源极端以及耦接至第一源电压V1的栅极端。电容CAP具有耦接至节点ST的第一端以及耦接至第二源电压V2的第二端。

推升电路114耦接于节点ST以及检测节点DET之间，并且受控于第一源电压V1。推升电路114具有P沟道金氧半导体(P-channelmetal-oxide-semiconductor，PMOS)晶体管MP。PMOS晶体管MP具有耦接节点ST的源极端、耦接检测节点DET的漏极端以及耦接第一源电压V1的栅极端。

下拉电路116耦接于检测节点DET以及第二源电压V2之间，并且受控于第一源电压V1。下拉电路116包括NMOS晶体管MN1。NMOS晶体管MN1具有耦接检测节点DET的漏极端、耦接第二源电压V2的源极端以及耦接第一源电压V1的栅极端。

存储体控制电路118耦接于节点A以及第二源电压V2之间，并且受控于检测节点DET上的电压VDET。存储体控制电路118包括NMOS晶体管MN2。NMOS晶体管MN2具有耦接节点A的漏极端、接地的源极端以及耦接检测节点DET的栅极端。

存储单元120包括存储体输入节点121、存储体输出节点122以及耦接于存储体输入节点121和存储体输出节点122之间的第一反相器130以及第二反相器140。存储体输入节点121耦接存储体控制电路118的节点A。存储体输出节点122耦接外部电路(未绘出)。第一反相器130具有耦接存储体输入节点121的输入端131，以及耦接存储体输出节点122的输出端132。第二反相器140具有耦接存储体输出节点122的输入端141，以及耦接存储体输入节点121的输出端142。存储体输出节点122上的电压为Vout。

图2是依据一例示性实施例的电路100在开启电源后的一初始化操作期间的电路图。在初始化操作之前，也就是在开启电源之前，第一源电压V1为0V，电容CAP完全地放电，而节点ST、检测节点DET以及节点A上的电压VST、VDET及VA皆为0V。

如图2所示，当电源开启，第一源电压V1被设定至正电压电平Vdd，该正电压电平Vdd高于触发电平VT。VT是各个NMOS晶体管MN0、MN1及MN2的阀电压。由于闩锁电路112的NMOS晶体管MN0的栅极至源极电压Vgs(即，栅极端和源极端之间的电压电平差)为高于VT的Vdd，NMOS晶体管MN0被开启并导通自第一源电压V1(即Vdd)至节点ST的电流210，其耦接至闩锁电路112的电容CAP的第一端。因此，电容CAP被电流210充电，而节点ST的电压VST从0V开始增加。当电压VST到达Vdd-VT，NMOS晶体管MN0的栅极至源极电压Vgs变成VT，NMOS晶体管MN0因而被关闭。因此，节点ST上的电压VST被闩锁电路112的NMOS晶体管MN0以及电容CAP闩锁在Vdd-VT。同时，由于推升电路114的PMOS晶体管MP的栅极至源极电压Vgs为Vdd，PMOS晶体管MP被关闭。由于下拉电路116的NMOS晶体管MN1的栅极至源极电压Vgs为Vdd，NMOS晶体管MN1被开启。因此，检测节点DET上的电压VDET被下拉电路116下拉至与第二源电压V2相同的电平，也就是0V。由于检测节点DET上的电压VDET为0V，存储体控制电路118的NMOS晶体管MN2的栅极至源极电压Vgs为0V，NMOS晶体管MN2因而被关闭。此外，存储体输入节点121上的电压电平被外部电路(未绘出)设定成和第一源电压V1，也就是Vdd，相同，且存储体输出节点122上的电压Vout的电压电平被第一反相器130的操作而设定成和第二源电压V2，也就是0V，相同。因此，存储单元120被设定处于第一存储状态。

图3是依据一例示性实施例的电路100在正常操作期间的电路图。在正常操作期间，第一源电压V1维持在高于触发电平VT的Vdd。由于节点ST上的电压VST被闩锁电路112闩锁在Vdd-VT，NMOS晶体管MN0维持关闭。同时，响应为Vdd的第一源电压V1，推升电路114的PMOS晶体管MP以及存储体控制电路118的NMOS晶体管MN2皆维持关闭，而下拉电路116的NMOS晶体管MN1维持开启。因此，VDET维持在0V，VA维持在Vdd，而Vout维持在0V。因此，存储单元120保持在第一存储状态，指示第一源电压V1并未低于触发电平VT。

在正常操作期间，只有NMOS晶体管MN1被开启。然而，由于NMOS晶体管MN1漏极端上的电压VDET和NMOS晶体管MN1源极端上的第二源电压V2(即0V)相同，故无电流流过NMOS晶体管MN1。因此，并无电流流过整个电路100。换言之，电流100在正常操作期间并不会消耗任何直流(directcurrent，DC)电源。

图4是依据一例示性实施例的电路100在一第一电源压降情况下的电路图。在此第一电源压降情况中，第一源电压V1降至第一电压电平Vdrop1，其高于或等于晶体管MN0、MN1、MN2及MP的阀电压VT，并且低于或等于(Vdd-2VT)。也就是说，VT≤Vdrop1≤Vdd-2VT。

如图4所示，当第一源电压VT降至Vdrop1，由于节点ST上的电压VST被闩锁电路112闩锁在Vdd-VT，NMOS晶体管MN0的栅极至源极电压Vgs变为Vdrop1-(Vdd-VT)，其小于VT。因此，NMOS晶体管MN0保持关闭。同时，PMOS晶体管MP的栅极至源极电压Vgs也会变为Vdrop1-(Vdd-VT)。由于Vdrop1≤Vdd-2VT，PMOS晶体管MP的Vgs小于或等于Vdd-2VT-(Vdd-VT)＝-VT。因此，推升电路114的PMOS晶体管MP被开启。此外，由于下拉电路116的NMOS晶体管MN1的栅极至源极电压Vgs变成Vdrop1，NMOS晶体管MN1包持开启。因此，推升电路114的PMOS晶体管MP以及下拉电路116的NMOS晶体管MN1会导通电流410，使电容CAP通过节点ST、PMOS晶体管MP、检测节点DET、NMOS晶体管MN1至地进行放电。因此，来自电容CAP的电荷无法累积，而检测节点DET上的电压VDET维持在0V。故存储体控制电路118的NMOS晶体管MN2维持关闭。因此，电压VA保持等于第一源电压V1，也就是Vdrop1，而电压Vout保持在0V。存储单元120维持在第一存储状态，指示第一源电压V1并未低于触发电平VT。

图5是依据一例示性实施例的电路100在一第二电源压降情况下的电路图。在此第二电源压降情况中，第一源电压V1降至第二电压电平Vdrop2，其小于或等于晶体管MN0、MN1、MN2及MP的阀电压VT。换言之，Vdrop2≤VT。

如图5所示，当第一源电压V1降至Vdrop2，由于节点ST上的电压VST被闩锁电路112闩锁在Vdd-VT，NMOS晶体管MN0的栅极至源极电压Vgs变成Vdrop2-(Vdd-VT)，其小于VT。因此，NMOS晶体管MN0保持关闭。同时，PMOS晶体管MP的栅极至源极电压Vgs也变为Vdrop2-(Vdd-VT)。由于Vdrop2≤VT且VT＜Vdd-2VT，PMOS晶体管MP的Vgs小于-VT。故推升电路114的PMOS晶体管MP被开启且导通从节点ST至检测节点DET的电流510。因此，电容CAP开始通过电流510放电。同时，由于下拉电路116的NMOS晶体管MN1的栅极至源极电压Vgs变为Vdrop2且Vdrop2≤VT，NMOS晶体管MN1被关闭。因此，来自电容CAP的电荷累积在检测节点DET上，故检测节点DET上的电压VDET由0V增加至Vdd-VT，其与节点ST上的电压VST相同。换言之，推升电路114将电压VDET从0V推升至电压VST＝Vdd-VT。当电压VDET达到Vdd-VT，NMOS晶体管MN2的栅极至源极电压Vgs为Vdd-VT，其高于VT。因此，存储体控制电路118的NMOS晶体管MN2为开启，并导通从节点A至第二源电压V2的电流520，以将节点A耦接至第二源电压V2。连接至存储体输入节点121的节点A的电压VA通过电流520耦接至第二源电压V2，而存储单元120的输出节点上的Vout耦接至第一源电压V1(即Vdrop2)。因此，存储单元120切换至第二存储状态，指示第一源电压V1低于触发电平VT。

总而言之，图1至图5所示的电路100操作以检测第一源电压V1的电压电平是否降至低于触发电平VT。然本发明并不限于此。触发电平可以具有不同的值，如底下所述。

图6是依据一例示性实施例的电源压降检测电路600(以下称的为“电路600”)的电路图。电路600包括检测元件610以及存储单元620。检测元件610包括闩锁电路612、推升电路614、下拉电路616以及存储体控制电路618。闩锁电路612、推升电路614、存储体控制电路618以及存储单元620，其分别与图1所示的闩锁电路112、推升电路114、存储体控制电路118以及存储单元120具有相似的结构。因此，这些元件的详细说明不另赘述。

不同于下拉电路116，下拉电路616包括串联耦接于检测节点DET及第二源电压V2之间的NMOS晶体管MN1以及MN3。具体而言，NMOS晶体管MN1具有耦接检测节点DET的漏极端、耦接中间节点N1的源极端，以及耦接接收第一源电压V1的栅极端。NMOS晶体管MN3具有皆耦接至节点N1的漏极端以与门极端，以及耦接第二源电压V2，例如接地电压，的源极端。

电路600的操作与电路100类似，除了因为NMOS晶体管MN3的存在而使电路600的触发电平由VT改变为2×VT。具体而言，在正常操作期间，推升电路614为关闭，下拉电路616为开启，存储体控制电路618为关闭，节点ST上的电压VST被闩锁电路612闩锁在Vdd-VT，节点DET上的电压VDET为0V，而在节点N1上的电压VN1为0V。因此，存储单元620维持在第一存储状态。当第一源电压V1的电压电平降至低于2×VT，推升电路614被开启，节点N1上的电压VN1因为电容CAP上的电荷而增加为VT，故而使下拉电路616为关闭。因此，检测节点DET上的电压VDET从0V增加至Vdd-VT，其是节点ST上的电压VST。存储体控制电路618的NMOS晶体管MN2被施加于其栅极端的电压Vdd-VT而开启。因此，连接至存储体输入节点121的节点A的电压VA通过NMOS晶体管MN2而耦接至第二源电压V2，而存储单元120的输出节点上的电压Vout耦接第一源电压V1(即Vdrop2)。因此，存储单元120切换至第二存储状态，指示第一源电压V1降至低于触发电平VT。

图7是依据一例示性实施例的存储单元700的电路图。存储单元700可作为电源压降检测电路100中的存储单元120，或是电源压降检测电路600中的存储单元620。

如图7所示，存储单元700包括存储体输入节点721、存储体输出节点722以及耦接于存储体输入节点721和存储体输出节点722之间的第一反相器730及第二反相器740。第一反相器730包括耦接存储体输入节点721的输入端731以及耦接存储体输出节点722的输出端732。第二反相器740包括耦接存储体输出节点722的输入端741以及耦接存储体输入节点121的输出端742。

更具体地说，第一反相器730包括串联耦接于第一源电压V1和第二源电压V2，例如接地电压，之间的PMOS晶体管MP1及NMOS晶体管MN4。PMOS晶体管MP1包括耦接第一源电压V1的源极端、耦接输入端731的栅极端以及耦接输出端732的漏极端。NMOS晶体管MN4包括耦接输出端732的漏极端、耦接输入端731的栅极端以及耦接第二源电压V2的源极端。第二反相器740包括串联耦接于第一源电压V1和第二源电压V2之间的PMOS晶体管MP2以及NMOS晶体管MN5。PMOS晶体管MP2具有耦接第一源电压V1的源极端、耦接输入端741的栅极端以及耦接输出端742的漏极端。NMOS晶体管MN5具有耦接输出端742的漏极端、耦接输入端741的栅极端以及耦接第二源电压V2的源极端。

当存储单元700的输入节点721上的电压电平耦接至第二源电压V2，即0V，其对应图3所示的正常操作，或是图4所示的第一电源压降情况，PMOS晶体管MP1被开启且NMOS晶体管MN4被关闭。因此，存储单元700的输出节点722耦接至第一源电压V1，也就是“高”电压。输出节点722上的该“高”电压会关闭PMOS晶体管MP2并开启NMOS晶体管MN5，因此输入节点721会保持和第二源电压V2耦接。另一方面，当存储单元700上的电压电平耦接至第一源电压V1，其对应图5所示的第二电源压降情况，PMOS晶体管MP1被关闭，而NMOS晶体管MN4被开启。因此，存储单元700的输出节点722耦接至第二源电压V2，也就是“低”电压。输出节点722上的该“低”电压会开启PMOS晶体管MP2并关闭NMOS晶体管MN5，因此输入节点721会保持耦接至第一源电压V1。

在存储单元700中，PMOS晶体管MP1强于PMOS晶体管MP2，而NMOS晶体管MN4弱于NMOS晶体管MN5。也就是说，PMOS晶体管MP1在被开启时的阻值比PMOS晶体管MP2开启时的阻值来的小，而NMOS晶体管MN4在被开启时的阻值大于NMOS晶体管MN5被开启时的阻值。举例来说，MP1和MN5的宽度可分别比MP2和MN4的宽度来得宽，及/或MP1和MN5的长度可分别比MP2和MN4的长度来得短。此外，输入节点721配置成免于来自第一源电压V1的漏电流路径，而输出节点722配置成免于来自第二源电压V2的漏电流路径。此时，在初始化操作之后，输入节点721上的电压是第二源电压V2，输出节点722上的电压是第一源电压V1。

上述的电源压降检测电路100及600可用来检测第一源电压V1是否降至低于触发电平。此外，电源压降检测电路100及600在正常操作期间并不会消耗任何电源。因此，电源压降检测电路100及600可被应用在操作于低电源消耗模式的存储装置当中。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种电源压降检测电路，包括：

一检测元件，耦接至一第一源电压，用以检测该第一源电压的一电压电平；以及

一存储单元，耦接至该检测元件，用以基于该第一源电压的该电压电平切换于一第一存储状态以及一第二存储状态之间。

2.如权利要求1所述的电源压降检测电路，其特征在于，该检测元件包括：

一闩锁电路，耦接于该第一源电压以及一第二源电压之间，并受控于该第一源电压，该闩锁电路包括一闩锁节点；

一推升电路，耦接于该闩锁节点以及一检测节点之间，受控于该第一源电压；

一下拉电路，耦接于该检测节点以及该第二源电压之间，受控于该第一源电压；以及

一存储体控制电路，耦接该存储单元的一输入节点，受控于该检测节点上的一检测电压。

3.如权利要求2所述的电源压降检测电路，其特征在于，该存储单元包括：

一第一反相器，具有耦接至该存储单元的该输入节点的一输入端，以及耦接至该存储单元的一输出节点的一输出端；以及

一第二反相器，具有耦接至该存储单元的该输出节点的一输入端，以及耦接至该存储单元的该输入节点的一输出端。

4.如权利要求2所述的电源压降检测电路，其特征在于，在一正常操作的期间，当该第一源电压的该电压电平并未降至低于一触发电平，

该闩锁电路将该闩锁节点的一电压闩锁在一第一电压电平，以及

该下拉电路被开启以将该检测电压推至该第二源电压。

5.如权利要求4所述的电源压降检测电路，其特征在于，响应于成为该第二源电压的该检测电压，该存储体控制电路被关闭，且该存储单元处于该第一存储状态；

其中当该第一源电压的该电压电平降至低于一触发电平，该下拉电路被关闭，且该推升电路被开启以将该检测电压推至该第一电压电平；

其中响应于成为该第一电压电平的该检测电压，该存储体控制电路被开启以将该存储单元的该输入节点耦接至该第二源电压，且该存储单元处于该第二存储状态。

6.如权利要求2所述的电源压降检测电路，其特征在于，该闩锁电路包括：

一N沟道晶体管，具有耦接该第一源电压的一漏极端、耦接该闩锁节点的一源极端以及耦接该第一源电压的一栅极端；以及

一电容，具有耦接该闩锁节点的一第一端以及耦接该第二源电压的一第二端；

其中该存储体控制电路包括：

一N沟道晶体管，具有耦接该存储单元的该输入节点的一漏极端、耦接该第二源电压的一源极端以及耦接该检测节点的一栅极端。

7.如权利要求2所述的电源压降检测电路，其特征在于，该推升电路包括：

一P沟道晶体管，耦接于该闩锁节点以及该检测节点之间，具有耦接该第一源电压的一栅极端；

其中该下拉电路包括：

一N沟道晶体管，具有耦接该检测节点的一漏极端、耦接该第二源电压的一源极端以及耦接该第一源电压的一栅极端。

8.如权利要求2所述的电源压降检测电路，其特征在于，该下拉电路包括：

一第一N沟道晶体管，具有耦接该检测节点的一漏极端、耦接一中间节点的一源极端以及耦接该第一源电压的一栅极端；以及

一第二N沟道晶体管，耦接该中间节点的一漏极端、耦接该第二源电压的一源极端以及耦接该中间节点的一栅极端。

9.一种电源压降检测电路的操作方法，包括：

提供一检测元件以及一存储单元，该检测元件用以检测一第一源电压的一电压电平，该存储单元切换于一第一存储状态以及一第二存储状态之间；以及

响应于该第一源电压的降至低于一触发电平的该电压电平，将该存储单元从该第一存储状态切换至该第二存储状态。

10.如权利要求9所述的操作方法，其特征在于，提供该检测元件包括：

提供一闩锁电路，该闩锁电路耦接于该第一源电压以及一第二源电压之间，并受控于该第一源电压，该闩锁电路包括一闩锁节点；

提供一推升电路，该推升电路耦接于该闩锁节点以及一检测节点之间，并受控于该第一源电压；

提供一下拉电路，该下拉电路耦接于该检测节点以及该第二源电压之间，并受控于该第一源电压；以及

提供一存储体控制电路，耦接于该存储单元的一输入节点以及该第二源电压之间，并受控于该检测节点上的一检测电压。

11.如权利要求9所述的操作方法，其特征在于，提供该存储单元包括：

提供一第一反相器，该第一反相器具有耦接至该存储单元的该输入节点的一输入端，以及耦接至该存储单元的一输出节点的一输出端；以及

提供一第二反相器，该第二反相器具有耦接至该存储单元的该输出节点的一输入端，以及耦接至该存储单元的该输入节点的一输出端。

12.如权利要求10所述的操作方法，其特征在于，还包括：

回应于大于一触发电平的该第一源电压，将该闩锁节点的电压闩锁在一第一电压电平，以及开启该下拉电路以将该检测电压推至该第二源电压；

响应于作为该第二源电压的该检测电压，关闭该存储体控制电路，以及将该存储单元设定在该第一存储状态。

13.如权利要求10所述的操作方法，其特征在于，还包括：

响应于该第一源电压的降至低于一触发电平的该电压电平，关闭该下拉电路，以及开启该推升电路以将该检测电压推至该第一电压电平；

响应于处于该第一电压电平的该检测电压，开启该存储体控制电路以将该存储单元的该输入节点耦接至该第二源电压，以及将该存储单元设定至该第二存储状态。