TW201517215A - 半導體封裝件及其製法 - Google Patents

半導體封裝件及其製法 Download PDF

Info

Publication number
TW201517215A
TW201517215A TW102138203A TW102138203A TW201517215A TW 201517215 A TW201517215 A TW 201517215A TW 102138203 A TW102138203 A TW 102138203A TW 102138203 A TW102138203 A TW 102138203A TW 201517215 A TW201517215 A TW 201517215A
Authority
TW
Taiwan
Prior art keywords
interposer
carrier
semiconductor
semiconductor package
insulating layer
Prior art date
Application number
TW102138203A
Other languages
English (en)
Other versions
TWI520277B (zh
Inventor
陳彥亨
林畯棠
紀傑元
林辰翰
劉鴻汶
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102138203A priority Critical patent/TWI520277B/zh
Publication of TW201517215A publication Critical patent/TW201517215A/zh
Application granted granted Critical
Publication of TWI520277B publication Critical patent/TWI520277B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一種半導體封裝件之製法，係將複數半導體元件分別置放於一載板之複數容置槽中，再設置具有複數導電穿孔之中介板於該載板上，使該些導電穿孔電性連接該半導體元件，故能縮短設置全部半導體元件之時間，而提高產能。本發明復提供該半導體封裝件。

Description

半導體封裝件及其製法
本發明係關於一種半導體封裝件，更詳言之，本發明係有關於一種利於量產的半導體封裝件及其製法。
現今，隨著科技發展的進步，電子產品的業者紛紛開發出各種不同型態之半導體封裝件，目前半導體晶片之尺寸趨於微小化，因此，須不斷地改良與克服半導體封裝件的製程技術，以與微小化之半導體晶片配合，並符合現代科技產品輕薄短小的趨勢。
於覆晶封裝製程中，因晶片與封裝基板之熱膨脹係數的差異甚大，故晶片外圍的凸塊無法與封裝基板上對應的接點形成良好的接合，使得凸塊易自封裝基板上剝離。另一方面，隨著積體電路之積集度的增加，因晶片與封裝基板之間的熱膨脹係數不匹配(mismatch)，其所產生的熱應力(thermal stress)與翹曲(warpage)的現象也日漸嚴重，其結果將導致晶片與封裝基板之間的可靠度(reliability)下降，並造成信賴性測試失敗。
為了解決上述問題，遂發展出以半導體基材作為中介 結構的三維積體電路(3D-IC)製程，係於一封裝基板與一半導體晶片之間增設一矽中介板(Silicon interposer)。因該矽中介板與該半導體晶片的材質接近，故可有效避免熱膨脹係數不匹配所產生的問題。
三維積體電路為現今的高階封裝技術，其將單顆晶片以銲接方式連接中介板，或者藉由Chip On Wafer On Substrate技術將晶圓以銲接方式連接中介板。
第1A至1F圖係為習知半導體封裝件1之製法的剖面示意圖。
如第1A圖所示，提供一具有黏著層11之載板10。
如第1B圖所示，提供一中介板12，其具有相對的置晶側12a與中介側12b、及複數連通該置晶側12a與該中介側12b之導電穿孔120，且該中介側12b上具有電性連接該導電穿孔120之第一導電元件13。將該中介板12以其中介側12b貼合至該載板10之黏著層11，使該些第一導電元件13嵌入該黏著層11中。
如第1C圖所示，於該中介板12之置晶側12a上藉由複數第二導電元件15以銲接方式覆晶結合複數半導體元件14。
如第1D圖所示，以點膠方式於該置晶側12a上形成底膠16，以包覆該些第二導電元件15。
如第1E圖所示，移除該載板10及該黏著層11，使該些第一導電元件13外露。
如第1F圖所示，沿如第1E圖所示之切割路徑S進行 切單製程，以獲得複數半導體封裝件1。
於後續製程中，如第1G圖所示，該半導體封裝件1藉由該些第一導電元件13設於一封裝基板9上。
惟，習知半導體封裝件1之製法中，於結合複數半導體元件14時，需一顆一顆地對該半導體元件14進行銲接，且需於每一顆半導體元件14處進行加熱(如5至10分鐘加熱時間)，才可將每一半導體元件14結合至該中介板12上，故需花費極多時間完成該些半導體元件14之設置，致使產能(unit per hour,UPH)極低，因而增加製程之成本。
因此，如何解決習知技術之缺失，實為目前各界亟欲解決之技術問題。
為解決上述習知技術之種種問題，本發明遂揭露一種半導體封裝件，係包括：載板，係具有至少一容置槽；半導體元件，係設於該容置槽中；以及中介板，係設於該載板與該半導體元件上，且該中介板具有複數電性連接該半導體元件之導電穿孔。
前述之半導體封裝件中，復包括絕緣層，係形成於該中介板與該載板之間、及該中介板與該半導體元件之間。例如，該中介板之側面、該絕緣層之側面及該載板之側面齊平。
前述之半導體封裝件中，該中介板之側面及該載板之側面齊平。
本發明又提供一種半導體封裝件之製法，係包括：提供一具有至少一容置槽之載板；置放半導體元件於該容置槽中；以及設置具有複數導電穿孔之中介板於該載板上，使該些導電穿孔電性連接該半導體元件。
前述之製法中，係藉由壓合製程設置該中介板於該載板上，例如，該壓合製程係藉由絕緣層結合該中介板與該載板，且加熱該絕緣層，使該中介板藉由該絕緣層結合該半導體元件。
例如，包括於設置該中介板於該載板上前，形成該絕緣層於該半導體元件上，且形成複數導電元件於該中介板上，以於設置該中介板於該載板上後，該絕緣層包覆該些導電元件，並使該些導電元件電性連接該些導電穿孔與該半導體元件。
或者，形成複數導電元件與該絕緣層於該半導體元件上，使該絕緣層包覆該些導電元件，以於設置該中介板於該載板上後，該些導電元件電性連接該些導電穿孔與該半導體元件。
或者，形成複數導電元件與該絕緣層於該中介板上，使該絕緣層包覆該些導電元件，以於設置該中介板於該載板上後，該些導電元件電性連接該些導電穿孔與該半導體元件。
或者，形成複數導電元件於該半導體元件上，且形成該絕緣層於該中介板上，以於設置該中介板於該載板上後，該絕緣層包覆該些導電元件，並使該些導電元件電性 連接該些導電穿孔與該半導體元件。
前述之製法中，復包括於設置該中介板於該載板上後，進行切單製程。
前述之半導體封裝件及其製法中，該載板之材質係為有機材質或無機材質。
前述之半導體封裝件及其製法中，該中介板具有電性連接該導電穿孔之線路重佈結構。
另外，前述之半導體封裝件及其製法中，復包括於設置該中介板於該載板上前，形成複數導電元件於該中介板或半導體元件上，以於設置該中介板於該載板上後，該些導電元件電性連接該些導電穿孔與該半導體元件。
由上可知，本發明之半導體封裝件及其製法，藉由將複數半導體元件設於該載板之容置槽中，再將該中介板結合至該載板上，以完成該半導體元件與該中介板之結合，故相較於習知技術之逐一銲接半導體元件之方式，本發明能大幅縮短設置該些半導體元件之完成時間，因而能提高產能，以降低製程之成本。
1,2,2’,2”,3,3’,3”‧‧‧半導體封裝件
10,20‧‧‧載板
11‧‧‧黏著層
12,22‧‧‧中介板
12a,22a‧‧‧置晶側
12b,22b‧‧‧中介側
120,220‧‧‧導電穿孔
13‧‧‧第一導電元件
14,24‧‧‧半導體元件
15‧‧‧第二導電元件
16,90‧‧‧底膠
20a‧‧‧表面
20c,22c,26c‧‧‧側面
202‧‧‧容置槽
204‧‧‧開口
206‧‧‧底面
21‧‧‧線路重佈結構
23,25‧‧‧導電元件
24a‧‧‧作用面
24b‧‧‧非作用面
240‧‧‧電極墊
26‧‧‧絕緣層
34‧‧‧暫時接合件
340‧‧‧結合層
9‧‧‧封裝基板
S,S’‧‧‧切割路徑
第1A至1F圖係顯示習知半導體封裝件之製法及應用之剖面示意圖；第1G圖係顯示習知半導體封裝件之應用之剖面示意圖；第2A至2H圖係本發明之半導體封裝件之製法之剖面示意圖；其中，第2C’圖係為第2C圖之另一實施例，第2D’ 及2D”圖係為第2D圖之其它實施例，第2G’圖係為第2G圖之另一實施例，第2E’圖係為第2E圖之另一實施例，第2H’及2H”圖係為第2H圖之其它實施例；第3、3’及3”圖係為第2H、2H’及2H”圖之另一實施例；以及第4、4’及4”圖係本發明之半導體封裝件之應用之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「側面」、「一」及「底」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2H圖係本發明之半導體封裝件2之製法的實施例之剖面示意圖。
如第2A圖所示，藉由蝕刻方式於一載板20之表面20a上形成複數容置槽202，且該些容置槽202具有底面206與連通該載板20表面20a之開口204。
於本實施例中，該載板20可選擇性設計有線路層(圖未示)，且該載板20之材質係為無機材質，如半導體材，可含有矽(如SiC、SiO2、玻璃)、gallium arsenide(GaAs)、gallium arsenide-phosphide(GaAsP)、indium phosphide(InP)、gallium aluminum arsenic(GaAlAs)、indium gallium phosphide(InGaP)等；或者，該載板20之材質可為有機材質，如玻璃纖維強化(bismaleimide-triazine,BT)樹脂、FR-4玻璃纖維強化環氧樹脂(fiberglass reinforced epoxy resign)、或環氧樹脂(Epoxy)等。
如第2B圖所示，分別置放一半導體元件24於對應之容置槽202中。
於本實施例中，該半導體元件24具有相對之作用面24a與非作用面24b，該作用面24a上具有複數電極墊240，且該半導體元件24係以其非作用面24b結合於該容置槽202之底面206，使該作用面24a係朝向於該些容置槽202之開口204。
再者，該作用面24a可與該載板20之表面20a齊平；或者，該作用面24a可高於或低於該載板20之表面20a。
又，該半導體元件24與該容置槽202的側壁之間可具有微小間隙(圖未示)。
如第2C圖所示，形成一絕緣層26於該載板20之表面 20a與該些半導體元件24之作用面24a上。
於本實施例中，該絕緣層26係為非導電膠膜(Non Conductive Film,NCF)，例如，異方性導電膠(Anisotropic conductive paste,ACP)、異方性導電膠膜(Anisotropic Conductive Film,ACF)。
如第2D及2E圖所示，設置一中介板22於該絕緣層26上，且該中介板22電性連接該半導體元件24。
於本實施例中，該中介板22係為矽板，其具有相對的置晶側22a與中介側22b、及複數連通該置晶側22a與該中介側22b之導電穿孔220，且藉由壓合製程將該中介板22設於該絕緣層26上。
再者，可先形成複數導電元件25於該中介板22之置晶側22a上，以於壓合該中介板22於該絕緣層26上時，該些導電元件25嵌入該絕緣層26中，使該導電穿孔220藉由該些導電元件25電性連接該半導體元件24之電極墊240。
或者，如第2C’圖所示，可先形成複數導電元件25於該半導體元件24之電極墊240上，以於形成該絕緣層26於該載板20之表面20a與該些半導體元件24之作用面24a上時，該絕緣層26包覆該些導電元件25。爾後，再將第2C’圖所示之結構以該絕緣層26壓合至該中介板22上，以形成如第2E圖所示之結構，使該半導體元件24之電極墊240藉由該些導電元件25電性連接該導電穿孔220。
於另一實施例中，如第2D’圖所示，可將複數導電元 件25與該絕緣層26均形成於該中介板22之置晶側22a上，再結合該載板20與該中介板22；亦或，如第2D”圖所示，可形成複數導電元件25於該半導體元件24之電極墊240上，而形成該絕緣層26於該中介板22之置晶側22a上，再結合該載板20與該中介板22。
又，該中介板22之中介側22b上亦可形成複數導電元件23。
此外，可將一暫時接合件34藉由結合層340(如離型膜)結合至該中介板22之中介側22b上，使該中介側22b上之導電元件23嵌入該結合層340中，以保護該中介側22b上之導電元件23。
如第2E圖所示，於完成該壓合製程後，加熱該絕緣層26，使該中介板22得以藉由該絕緣層26結合該半導體元件24與該載板20。
於另一實施例中，如第2E’圖所示，可不形成該絕緣層26，而係形成複數導電元件25於該中介板22或半導體元件24上，以藉由該些導電元件25結合該中介板22與該載板20，且該些導電元件25電性連接該些導電穿孔220與該半導體元件24。
如第2F圖所示，以紫外光(UV)或雷射光方式移除該暫時接合件34及該結合層340，以外露該些導電元件23。
如第2G及2H圖所示，沿著切割路徑S進行切單製程，以獲得複數具有複數半導體元件24之半導體封裝件2。
於本實施例中，該切割方式係為刀切割或雷射切割， 但不以此為限。
再者，該中介板22之側面22c、該絕緣層26之側面26c及該載板20之側面20c係齊平。
又於另一實施例中，如第2G’圖所示，於提供該中介板22時，其置晶側22a與中介側22b可選擇性設計有電性連接該導電穿孔220之線路重佈結構(Redistribution layer,RDL)21，且該些導電元件23,25係結合於該線路重佈結構21上，使該些導電元件23,25藉由該線路重佈結構21電性連接該導電穿孔220。於其它實施例中，可僅於置晶側22a或中介側22b之其中一者上形成線路重佈結構(RDL)21。
另外，如第2H’及2H”圖所示，於進行切單製程時，亦可沿著如第2G’圖所示之切割路徑S’，以獲得複數具有單一半導體元件24之半導體封裝件2’,2”。
若依第2E’圖所示之製程，將獲得如第3、3’及3”圖所示之半導體封裝件3,3’,3”。
本發明之製法係先將複數半導體元件24對應設於該載板20之容置槽202中，之後只需將該中介板22結合至該載板20上，即可完成該半導體元件24與該中介板22之結合，故相較於習知技術之一一銲接每一半導體元件至中介板之製程，本發明之製法只需進行一次結合製程(即壓合製程)及一次加熱製程(即加熱該絕緣層26)，因而能大幅縮短設置該些半導體元件24之完成時間，致使產能(unit per hour,UPH)提高，因而降低製程之成本。
本發明復提供一種半導體封裝件2,2’,2”,3,3’,3”，其包 括：一具有至少一容置槽202之載板20、設於各該容置槽202中之半導體元件24、以及設於該載板20與該半導體元件24上之一中介板22。
所述之載板20之材質係為有機材質或無機材質。
所述之中介板22係具有複數電性連接該半導體元件24之導電穿孔220。
於一實施例中，該中介板22之側面22c及該載板20之側面20c齊平。
於一實施例中，所述之半導體封裝件2,2’,2”,3,3’,3”復包括複數導電元件25，係位於該中介板22與該半導體元件24之間，並電性連接該些導電穿孔220與該半導體元件24。
於一實施例中，所述之半導體封裝件2,2’,2”復包括一絕緣層26，係形成於該中介板22與該載板20之間、及該中介板22與該半導體元件24之間。例如，該些導電元件25係嵌入該絕緣層26中，且該中介板22之側面22c、該絕緣層26之側面26c及該載板20之側面20c齊平。
如第4、4’及4”圖所示，於後續應用中，可將該半導體封裝件2,2’,2”(或該半導體封裝件3,3’,3”)藉由其中介側22b上之導電元件23結合並電性連接於一封裝基板9，並於該半導體封裝件2,2’,2”(或該半導體封裝件3,3’,3”)與該封裝基板9之間形成底膠90，以包覆該些導電元件23。
綜上所述，本發明之半導體封裝件及其製法中，係藉由將複數半導體元件設於該載板之容置槽中，再將該中介 板結合至該載板上，即可完成該半導體元件與該中介板之結合，故只需進行一次結合製程及一次加熱製程，因而能縮短設置全部半導體元件之時間，而提高產能。
上述該些實施樣態僅例示性說明本發明之功效，而非用於限制本發明，任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述該些實施態樣進行修飾與改變。此外，在上述該些實施態樣中之元件的數量僅為例示性說明，亦非用於限制本發明。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧半導體封裝件
20‧‧‧載板
20c,22c,26c‧‧‧側面
22‧‧‧中介板
24‧‧‧半導體元件
25‧‧‧導電元件

Claims (22)

  1. 一種半導體封裝件，係包括：載板，係具有至少一容置槽；半導體元件，係設於該容置槽中；以及中介板，係設於該載板與該半導體元件上，且該中介板具有複數電性連接該半導體元件之導電穿孔。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該載板之材質係為有機材質或無機材質。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板具有電性連接該導電穿孔之線路重佈結構。
  4. 如申請專利範圍第1項所述之半導體封裝件，復包括複數導電元件，係位於該中介板與該半導體元件之間，並電性連接該些導電穿孔與該半導體元件。
  5. 如申請專利範圍第1項所述之半導體封裝件，復包括絕緣層，係形成於該中介板與該載板之間、及該中介板與該半導體元件之間。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該絕緣層係為非導電膠層。
  7. 如申請專利範圍第6項所述之半導體封裝件，復包括複數導電元件，係嵌入該絕緣層中並電性連接該些導電穿孔與該半導體元件。
  8. 如申請專利範圍第6項所述之半導體封裝件，其中，該中介板之側面、該絕緣層之側面及該載板之側面齊平。
  9. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板之側面及該載板之側面齊平。
  10. 一種半導體封裝件之製法，係包括：提供一具有至少一容置槽之載板；置放半導體元件於該容置槽中；以及設置具有複數導電穿孔之中介板於該載板上，使該些導電穿孔電性連接該半導體元件。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該載板之材質係為有機材質或無機材質。
  12. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該中介板具有電性連接該導電穿孔之線路重佈結構。
  13. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，係藉由壓合製程設置該中介板於該載板上。
  14. 如申請專利範圍第13項所述之半導體封裝件之製法，其中，該壓合製程係藉由絕緣層結合該中介板與該載板。
  15. 如申請專利範圍第14項所述之半導體封裝件之製法，其中，該絕緣層係為非導電膠層。
  16. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括加熱該絕緣層，使該中介板藉由該絕緣層結合該載板。
  17. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於設置該中介板於該載板上前，形成該絕緣層 於該半導體元件上，且形成複數導電元件於該中介板上，以於設置該中介板於該載板上後，該絕緣層包覆該些導電元件，並使該些導電元件電性連接該些導電穿孔與該半導體元件。
  18. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於設置該中介板於該載板上前，形成複數導電元件與該絕緣層於該半導體元件上，使該絕緣層包覆該些導電元件，以於設置該中介板於該載板上後，該些導電元件電性連接該些導電穿孔與該半導體元件。
  19. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於設置該中介板於該載板上前，形成複數導電元件與該絕緣層於該中介板上，使該絕緣層包覆該些導電元件，以於設置該中介板於該載板上後，該些導電元件電性連接該些導電穿孔與該半導體元件。
  20. 如申請專利範圍第14項所述之半導體封裝件之製法，復包括於設置該中介板於該載板上前，形成複數導電元件於該半導體元件上，且形成該絕緣層於該中介板上，以於設置該中介板於該載板上後，該絕緣層包覆該些導電元件，並使該些導電元件電性連接該些導電穿孔與該半導體元件。
  21. 如申請專利範圍第10項所述之半導體封裝件之製法，復包括於設置該中介板於該載板上前，形成複數導電元件於該中介板或半導體元件上，以於設置該中介板於該載板上後，該些導電元件電性連接該些導電穿孔 與該半導體元件。
  22. 如申請專利範圍第10項所述之半導體封裝件之製法，復包括於設置該中介板於該載板上後，進行切單製程。
TW102138203A 2013-10-23 2013-10-23 半導體封裝件及其製法 TWI520277B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW102138203A TWI520277B (zh) 2013-10-23 2013-10-23 半導體封裝件及其製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102138203A TWI520277B (zh) 2013-10-23 2013-10-23 半導體封裝件及其製法

Publications (2)

Publication Number Publication Date
TW201517215A true TW201517215A (zh) 2015-05-01
TWI520277B TWI520277B (zh) 2016-02-01

Family

ID=53720475

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102138203A TWI520277B (zh) 2013-10-23 2013-10-23 半導體封裝件及其製法

Country Status (1)

Country Link
TW (1) TWI520277B (zh)

Also Published As

Publication number Publication date
TWI520277B (zh) 2016-02-01

Similar Documents

Publication Publication Date Title
TWI667713B (zh) 用於具有晶粒對中介層晶圓第一接合的半導體裝置封裝的方法和系統
TWI496270B (zh) 半導體封裝件及其製法
TW202038348A (zh) 天線整合式封裝結構及其製造方法
TWI503928B (zh) 半導體封裝件及其製法與中介板結構
TWI614848B (zh) 電子封裝結構及其製法
TWI581387B (zh) 封裝結構及其製法
TW201507075A (zh) 半導體封裝件及其製法
US8952528B2 (en) Semiconductor package and fabrication method thereof
TW201338059A (zh) 半導體封裝件及其製法
TWI574333B (zh) 電子封裝件及其製法
TWI529906B (zh) 半導體封裝件之製法
US9754898B2 (en) Semiconductor package and fabrication method thereof
US9799626B2 (en) Semiconductor packages and other circuit modules with porous and non-porous stabilizing layers
TW201417220A (zh) 半導體封裝件及其製法
TWI534965B (zh) 半導體封裝件及其製法
TW201419428A (zh) 半導體封裝件之製法
TW201405673A (zh) 晶片尺寸封裝件之製法
US20170178993A1 (en) Electronic component and methods of manufacturing the same
US9418874B2 (en) Method of fabricating semiconductor package
TWI520238B (zh) 半導體封裝件及其製法
TWI520277B (zh) 半導體封裝件及其製法
TWI529825B (zh) 半導體結構之製法
TWI518853B (zh) 半導體封裝件及其製法
TWI585869B (zh) 半導體封裝結構及其製法
TWI381508B (zh) 半導體封裝裝置、半導體封裝結構及其製法