TW201514991A - 記憶體及其操作電壓開關電路的方法 - Google Patents

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Abstract

電壓開關電路包含四個電晶體，四個電晶體係用於建立邏輯閘。操作電壓開關電路的方法包含將電壓開關電路的輸出端預充電，調整電壓開關電路以及將輸出端的電壓升壓。

Description

記憶體及其操作電壓開關電路的方法
本發明描述了關於一種記憶體及其操作電壓開關電路的方法，尤指一種記憶體之電壓開關電路中，調整每一狀態時只會改變一個偏壓的方法。
在電子裝置中，記憶體裝置是用於儲存電子訊號。而當電子系統或裝置關閉其電源時，非揮發性記憶體(Non-volatile Memory)不會遺失儲存於其中的資料。非揮發性記憶體一般係以具有源極、汲極、控制極以及浮動閘極(Floating Gate)的金氧半電晶體(MOS Transistor)實現。在結構上，除了閘極是浮動之外(閘極沒有電性耦接於其它元件)，與標準的金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的結構大致相同。為了增強操作性以及減低非揮發性記憶體元件的尺寸，金氧半電晶體將在結構上做許多的變化。
一般非揮發性記憶體在設計上的考量因素，包含功率消耗、尺寸、儲存容量、耐久度等等。舉例來說，以製程的角度來看，某些非揮發性記憶體係歸類於使用浮動閘極或是使用電荷捕捉(Charge Trapping)的製程。
非揮發性記憶體裝置由非揮發性記憶體陣列所構成，非揮發性記憶體陣列包含設置在行與列中的複數個非揮發性記憶單元。一般而言，非揮發性記憶單元的操作如下。在抹除(Erase)的操作區間內，電子會在非揮發性記憶單元之浮動閘極上被移除，因此非揮發性記憶單元的臨界電壓(Threshold Voltage)將會降低。在寫入(Program)的操作區間內，電子係在非揮發性記憶單
元之浮動閘極上被植入，因此非揮發性記憶單元的臨界電壓將會提升。因此，在抹除/寫入的操作下，被選擇而操作的非揮發性記憶單元之臨界電壓將改變。在讀出(Read)的操作區間內，讀出電壓會被安排至被選擇的非揮發性記憶單元上。因此，讀出電流將透過這些被選擇的非揮發性記憶單元而流出。
某些非揮發性記憶體裝置會採用浮動閘極、高電壓驅動元件以及其它由邏輯CMOS構成，且需要高電壓的電路(例如在3.3伏特的CMOS程序中，需要10伏特的電壓驅動)。這些電路需要一些開關將高電壓選擇性地安排到特定的電路元件上。
本發明之記憶體開關參數設計，會考慮到高電壓供應器的容忍度、產生中繼電壓以及如何由邏輯低電壓訊號產生高電壓驅動訊號，目的為將記憶體的功率消耗為最小化。
本發明一實施例提出一種記憶體，包含複數個寫入單元、複數個電壓開關電路以及記憶體位址解碼器。複數個電壓開關電路之每一電壓開關電路是耦接於對應的寫入單元，用於控制寫入單元。記憶體位址解碼器是耦接於複數個電壓開關電路，用於輸出位址以選擇電壓開關電路，其中被選擇的電壓開關電路調整的每一狀態只會改變一個偏壓。
本發明另一實施例提出一種操作電壓開關電路的方法，包含將電壓開關電路的輸出端預充電至第三電壓強度，調整電壓開關電路，將輸出端升壓至寫入電壓，其中電壓開關電路於調整的每一狀態只會改變一個偏壓。
10‧‧‧記憶體
ADD(0)至ADD(X-1)‧‧‧記憶體位址
11‧‧‧記憶體位址解碼器
VB4、VB4(0)至VB4(2X-1)‧‧‧第四偏壓
100(0)至100(2X-1)‧‧‧電壓開關電路
CL、CL(0)至CL(2X-1)‧‧‧輸出端
12(0)至12(2X-1)‧‧‧寫入單元
N1、N2、N3、P1 N1(0)至N1(2X-1)N2(0)至N2(2X-1)N3(0)至N3(2X-1)P1(0)至P1(2X-1)‧‧‧電晶體
a、b、a(0)至a(2X-1)、b(0)至b(2X-1)‧‧‧節點
C、C(0)至C(2X-1)‧‧‧升壓電容
VB1‧‧‧第一偏壓
VB2‧‧‧第二偏壓
VB3‧‧‧第三偏壓
BCLK‧‧‧升壓時脈
VCM‧‧‧共模電壓
DW1、DW1(0)至DW1(2X-1)‧‧‧第一深井
DW2、DW2至DW2(2X-1)‧‧‧第二深井
202、203、204‧‧‧步驟
301至307‧‧‧狀態
VDD‧‧‧電源供應器電壓
VDW1、VDW1(0)至VDW1(2X-1)‧‧‧第一深井電壓
VDW2、VDW2(0)至VDW2(2X-1)‧‧‧第二深井電壓
T1、T2‧‧‧時間週期
第1圖係本發明實施例之記憶體的示意圖。
第2圖係第1圖記憶體之電壓開關電路的電路圖。
第3圖係第1圖電壓開關電路之陣列的電路圖。
第4圖係第3圖電壓開關電路的操作方法之流程圖。
第5圖係第3圖之電壓開關電路的操作時序圖。
第1圖係本發明實施例之記憶體10的示意圖。記憶體10包含記憶體位址解碼器11、複數個電壓開關電路100以及複數個寫入單元12。複數個電壓開關電路100均耦接於記憶體位址解碼器11。在複數個電壓開關電路100中的每一個電壓開關電路是耦接於對應的寫入單元12。這些電壓開關電路100的數量是取決於記憶體位址解碼器11的輸出數量，也反應了輸入到記憶體位址解碼器11之記憶體位址ADD(0)至ADD(X-1)的位元數目。舉例來說，記憶體位址解碼器11具有X個位元的記憶體位址ADD(0)至ADD(X-1)之輸入，因此將有2X種輸出而可以控制2X個電壓開關電路100。記憶體位址ADD(0)至ADD(X-1)會輸入至記憶體位址解碼器11並且對應複數個寫入單元12的其中一個。複數個寫入單元12的每一個寫入單元被用於控制記憶體分頁(Memory Page)。記憶體位址解碼器11被用於解碼記憶體位址ADD(0)至ADD(X-1)以分辨在複數個寫入單元12中，哪一個寫入單元12會被選擇而啟動給對應的電壓開關電路100。在對應寫入單元12的電壓開關電路100於預充電、調整電路以及升壓的操作中，電壓開關電路100的輸出端CL之電壓會被控制於產生一個對應的電壓。此時，未被選擇到的寫入單元12之電壓開關電路100會被關閉。因此，對應未被選擇到的寫入單元12之電壓開關電路100的輸出端CL之電壓保持0伏特。在實施例中，只有一個寫入單元12會被選擇，而剩下的寫入單元是未被選擇的狀態。
第2圖係記憶體10之電壓開關電路100的電路圖。電壓開關電路100包含四個電晶體N1、N2、N3、P1以及一個升壓電容C。第一電晶體N1具有第一端，耦接於輸出端CL，第二端，控制端，耦接於第一偏壓VB1，以及基極端，耦接於第一電晶體N1的第二端。第二電晶體N2具有第一端，耦 接於第一電晶體N1的第二端，第二端，控制端，耦接於第二偏壓VB2，以及基極端，耦接於第二電晶體N2的第二端。第三電晶體N3具有第一端，耦接於第二電晶體N2的第二端，第二端，控制端，以及基極端，耦接於第三電晶體N3的第二端。第四電晶體P1具有第一端，耦接於第二電晶體N2的第二端，第二端，耦接於第三偏壓VB3，控制端，耦接於第三電晶體N3的控制端及記憶體位址解碼器11，用於接收第四偏壓VB4，以及基極端。第三電晶體N3的基極端以及第三電晶體N3的第二端均耦接於共模電壓VCM。升壓電容C具有第一端，耦接於輸出端CL，以及第二端，耦接於升壓時脈BCLK。在電壓開關電路100中的四個電晶體N1、N2、N3、P1在形成時都不具有輕滲雜區(Lightly Doped Region)。
第一電晶體N1、第二電晶體N2以及第三電晶體N3為N型金氧半電晶體，且形成於第一深井DW1上。第四電晶體P1為P型金氧半電晶體，且形成於第二深井DW2上。第一深井DW1及第二深井DW2均為N型深井。第一深井DW1耦接於第一深井電壓VDW1，第二深井DW2以及第四電晶體P1的基極端均耦接於第二深井電壓VDW2。
第一偏壓VB1的數值可為共模電壓VCM、電源供應器電壓VDD、或第一電壓強度VM1。第二偏壓VB2的數值可為共模電壓VCM、電源供應器電壓VDD、或第二電壓強度VM2。第三偏壓VB3的數值可為共模電壓VCM、電源供應器電壓VDD、或第三電壓強度VM3。第四偏壓VB4的數值可為共模電壓VCM、電源供應器電壓VDD、或第四電壓強度VM4。
第3圖係電壓開關電路100的陣列之電路圖。第3圖所示的陣列包含2X個電壓開關電路100。每一個電壓開關電路100會接收到由記憶體位址解碼器11傳來，具有對應輸入到記憶體位址解碼器11的記憶體位址ADD(0)至ADD(X-1)之第四偏壓VB4。舉例來說，若被選擇的記憶體位址ADD(0)至ADD(X-1)為0，在電壓開關電路100(0)中的第三電晶體N3(0)的控制端以及第四電晶體P1(0)會被輸入一個具有共模電壓VCM大小的第四偏壓VB4，而且 第三電晶體N3(1)至N3(2X-1)的控制端以及在剩下的電壓開關電路100(1)至100(2X-1)中的第四電晶體P1(1)至P1(2X-1)會被輸入一個具有第四電壓強度VM4的第四偏壓VB4。觀察第3圖可發現，為了接收第四偏壓VB4，每一個電壓開關電路100是耦接於對應的輸出端CL，例如電壓開關電路100(0)是耦接於輸出端CL(0)，且電壓開關電路100(2X-1)是耦接於輸出端CL(2X-1)。第一偏壓VB1、第二偏壓VB2以及第三偏壓VB3會共享在陣列中電壓開關電路100所有的電壓，或各自提供在陣列中每一個電壓開關電路100的電壓。 在陣列中，每一個電壓開關電路100的第一電晶體N1、第二電晶體N2以及第三電晶體N3獨立形成於第3圖所示的第一深井DW1上。或者，在陣列中，每一個電壓開關電路100的第一電晶體N1、第二電晶體N2以及第三電晶體N3共用相同的第一深井DW1。在陣列中，每一個電壓開關電路100的第四電晶體P1單獨形成於第3圖所示的第二深井DW2上。或者，在陣列中，每一個電壓開關電路100的第四電晶體P1共用相同的第二深井DW2。藉由共用第一深井DW1以及第二深井DW2，電壓開關電路100的陣列在製造時的面積會比非共用(單獨形成)第一深井DW1以及第二深井DW2的面積要小。 不過電壓開關電路100在第一深井DW1以及第二深井DW2使用單獨形成的製造方法將具有防止來自鄰近電壓開關電路100之雜訊保護功能。
第4圖係當電壓開關電路100(0)被記憶體位址解碼器11選擇，而剩下的電壓開關電路100(1)至100(2X-1)未被記憶體位址解碼器11選擇時的操作方法之流程圖。操作方法包含但不限定於以下的步驟：步驟202：將輸出端CL(0)預充電至第三電壓強度VM3；步驟203：調整電壓開關電路100(0)；以及步驟204：將輸出端CL(0)升壓至寫入電壓VM。
製造電壓開關電路100的技術允許系統使用5伏特的電源供應器、0伏特的共模電壓VCM、10伏特的第一電壓強度VM1的電壓、10伏特的第二電壓強度VM2的電壓、8伏特的第三電壓強度VM3的電壓、8伏特的第 四電壓強度VM4的電壓，以及16伏特的寫入電壓VM。在本發明的實施例中，第一電壓強度VM1、第二電壓強度VM2以及第三電壓強度VM3可為同數值，亦可為相異數值。雖然本實施例中的第一電壓強度VM1的數值、第二電壓強度VM2的數值以及第三電壓強度VM3的數值大於電源供應器電壓VDD的數值，但本發明卻不以此為限。第一電壓強度VM1可以大於等於第二電壓強度VM2，且第二電壓強度VM2可以大於等於第三電壓強度VM3。 而在其它實施例中，至少一個或是全部的第一電壓強度VM1的數值、第二電壓強度VM2的數值以及第三電壓強度VM3的數值可小於電源供應器電壓VDD的數值。第5圖描述了第4圖中將電壓開關電路100(0)之預充電的狀態順序、調整的狀態順序以及升壓狀態順序。
在步驟202(第5圖狀態301)，於第一時間週期T1中，第三電晶 體N3(0)的控制端以及第四電晶體P1(0)會被輸入一個具有第四電壓強度VM4大小的第四偏壓VB4(0)，第二電晶體N2(0)的控制端會被輸入一個具有第二電壓強度VM2大小的第二偏壓VB2，第一電晶體N1(0)的控制端會被輸入一個具有第一電壓強度VM1大小的第一偏壓VB1，因此會開啟第三電晶體N3(0)、第二電晶體N2(0)以及第一電晶體N1(0)，並會關閉第四電晶體P1(0)。 節點a(0)、節點b(0)以及輸出端CL(0)具有共模電壓VCM大小的電壓。具有共模電壓VCM大小的第一深井電壓VDW1(0)會被輸入至第一深井DW1，具有第三電壓強度VM3大小的第二深井電壓VDW2(0)會被輸入至第二深井DW2。升壓電容C(0)的第二端會被輸入一個具有共模電壓VCM大小的升壓時脈。
在步驟202(第5圖狀態301)，經過第一時間周期T1之後的第二 時間週期T2中，第四偏壓VB4(0)輸入到第四電晶體P1(0)的控制端，且第三電晶體N3(0)會由第四電壓強度VM4預充電至共模電壓VCM以啟動電壓開關電路100(0)。為了開啟第四電晶體P1(0)，具有第三電壓強度VM3大小的第三偏壓VB3將會透過第四電晶體P1(0)流至節點a(0)。因為第三電晶體N3(0) 是關閉，節點a(0)的電壓將不會藉由第三電晶體N3(0)被下拉至共模電壓VCM。再者，第二電晶體N2(0)的控制端會被輸入一個具有第二電壓強度VM2的第二偏壓VB2，第一電晶體N1(0)的控制端會被輸入一個具有第一電壓強度VM1的第一偏壓VB1。因此，第二電晶體N2(0)以及第一電晶體N1(0)會被開啟，且具有第三電壓強度VM3的第三偏壓VB3將透過第二電晶體N2(0)以及第一電晶體N1(0)使節點b(0)的電壓發生改變，變為第三電壓強度VM3，而進一步將輸出端CL(0)預充電至第三電壓強度VM3。此外，第一深井電壓VDW1(0)由共模電壓VCM改變至第三電壓強度VM3。第二深井電壓VDW2(0)會被輸入第三電壓強度VM3的電壓。電壓開關電路100中，對應未被選擇的寫入單元12將不會被啟動，因為在未被選擇的電壓開關電路100(1)至100(2X-1)中第四電晶體P1(1)至P(2X-1)均藉由第四電晶體P1(1)至P(2X-1)控制端上的第四電壓強度VM4的電壓被關閉。
在步驟203，電壓開關電路100(0)針對第一偏壓VB1、第二偏壓VB2、第三偏壓VB3以及第四偏壓VB4(0)調整狀態的順序將於以下描述。電壓開關電路100(0)調整狀態的順序包含但不限定於以下所述：狀態302：將第二偏壓VB2由第二電壓強度VM2改變至共模電壓VCM；狀態303：將第三偏壓VB3由第三電壓強度VM3改變至電源供應器電壓VDD，並將第二深井電壓VDW2(0)由第三電壓強度VM3改變至電源供應器電壓VDD；狀態304：將第一偏壓VB1由第一電壓強度VM1改變至共模電壓VCM；狀態305：將第二偏壓VB2由共模電壓VCM改變至電源供應器電壓VDD；以及狀態306：將第一偏壓VB1由共模電壓VCM改變至第一電壓強度VM1。
在狀態302中，具有第三電壓強度VM3的第三偏壓VB3會被輸 入至第四電晶體P1(0)的第二端。具有共模電壓VCM大小的第四偏壓VB4(0)會被輸入至第四電晶體P1(0)的控制端。具有共模電壓VCM大小的第二偏壓VB2會被輸入至第二電晶體N2(0)的控制端。具有第一電壓強度VM1的第一偏壓VB1會被輸入至第一電晶體N1(0)的控制端。具有第三電壓強度VM3的第一深井電壓VDW1(0)以及第二深井電壓VDW2(0)均分別被輸入至第一深井DW1以及第二深井DW2。這將會保持第四電晶體P1(0)以及第一電晶體N1(0)開啟，保持第三電晶體N3(0)關閉，並關閉第二電晶體N2(0)。因此，節點a(0)、節點b(0)以及輸出端CL(0)將會保持在第三電壓強度VM3的電壓。
在狀態303中，具有電源供應器電壓VDD的第三偏壓VB3會被 輸入至第四電晶體P1(0)的第二端。具有共模電壓VCM大小的第四偏壓VB4(0)會被輸入至第四電晶體P1(0)的控制端。具有共模電壓VCM大小的第二偏壓VB2會被輸入至第二電晶體N2(0)的控制端。具有第一電壓強度VM1的第一偏壓VB1會被輸入至第一電晶體N1(0)的控制端。具有第三電壓強度VM3的第一深井電壓VDW1(0)會被輸入至第一深井DW1。具有電源供應器電壓VDD大小的第二深井電壓VDW2(0)會被輸入至第二深井DW2。這將會保持第四電晶體P1(0)以及第一電晶體N1(0)開啟，並保持第二電晶體N2(0)以及第三電晶體N3(0)關閉。因此，節點a(0)將具有電源供應器電壓VDD的電壓大小，且輸出端CL(0)和節點b(0)將保持第三電壓強度VM3的電壓。
在狀態304中，具有電源供應器電壓VDD大小的第三偏壓VB3 會被輸入至第四電晶體P1(0)的第二端。具有共模電壓VCM大小的第四偏壓VB4(0)會被輸入至第四電晶體P1(0)的控制端。具有共模電壓VCM大小的第二偏壓VB2會被輸入至第二電晶體N2(0)的控制端。具有共模電壓VCM大小的第一偏壓VB1會被輸入至第一電晶體N1(0)的控制端。具有第三電壓強度VM3的第一深井電壓VDW1(0)會被輸入至第一深井DW1。具有電源供應器電壓VDD大小的第二深井電壓VDW2(0)會被輸入至第二深井DW2。這將 會保持第四電晶體P1(0)開啟，保持第二電晶體N2(0)以及第三電晶體N3(0)關閉，並關閉第一電晶體N1(0)。因此，節點a(0)將保持電源供應器電壓VDD的電壓大小，且輸出端CL(0)以及端點b(0)會保持第三電壓強度VM3的電壓。
在狀態305中，具有電源供應器電壓VDD大小的第三偏壓VB3 會被輸入至第四電晶體P1(0)的第二端。具有共模電壓VCM大小的第四偏壓VB4(0)會被輸入至第四電晶體P1(0)的控制端。具有電源供應器電壓VDD大小的第二偏壓VB2會被輸入至第二電晶體N2(0)的控制端。具有共模電壓VCM大小的第一偏壓VB1會被輸入至第一電晶體N1(0)的控制端。具有第三電壓強度VM3的第一深井電壓VDW1(0)會被輸入至第一深井DW1。具有電源供應器電壓VDD大小的第二深井電壓VDW2(0)會被輸入至第二深井DW2。 這將會保持第四電晶體P1(0)開啟，並保持第一電晶體N1(0)、第二電晶體N2(0)以及第三電晶體N3(0)關閉。因此，節點a(0)將保持電源供應器電壓VDD的電壓大小，且輸出端CL(0)以及端點b(0)會保持第三電壓強度VM3的電壓。 雖然第二偏壓VB2的大小由狀態304中之共模電壓VCM改變至狀態305中之電源供應器電壓VDD，第二電晶體N2(0)在狀態305中保持關閉，因為節點a(0)的電壓大小為電源供應器電壓VDD。
在狀態306中，具有電源供應器電壓VDD大小的第三偏壓VB3會被輸入至第四電晶體P1(0)的第二端。具有共模電壓VCM大小的第四偏壓VB4(0)會被輸入至第四電晶體P1(0)的控制端。具有電源供應器電壓VDD大小的第二偏壓VB2會被輸入至第二電晶體N2(0)的控制端。具有第一電壓強度VM1的第一偏壓VB1會被輸入至第一電晶體N1(0)的控制端。具有第三電壓強度VM3的第一深井電壓VDW1(0)會被輸入至第一深井DW1。具有電源供應器電壓VDD大小的第二深井電壓VDW2(0)會被輸入至第二深井DW2。這將會保持第四電晶體P1(0)開啟，保持第二電晶體N2(0)以及第三電晶體N3(0)關閉，並開啟第一電晶體N1(0)。因此，節點a(0)將保持電源供應器電 壓VDD的電壓大小，且輸出端CL(0)以及結點b(0)會保持第三電壓強度VM3的電壓。
在狀態302至306中，每一個狀態只會改變一個偏壓，以防止在電壓開關電路100(0)中發生錯誤。每個狀態只改變一個偏壓可以降低因許多元件偏壓的改變而使元件發生損害的機率。再者，狀態302至306可於狀態301之後與狀態307之前依序執行。
在步驟204(狀態307)中，第四偏壓VB4(0)會被輸入共模電壓VCM。第三偏壓VB3會被輸入電源供應器電壓VDD，第二偏壓VB2會被輸入電源供應器電壓VDD，第一偏壓VB1會被輸入第一電壓強度VM1的電壓，第一深井電壓VDW1(0)會由第三電壓強度VM3改變至寫入電壓VW，第二深井電壓VDM2(0)會被輸入電源供應器電壓VDD。這將會保持第四電晶體P1(0)以及第一電晶體N1(0)開啟，並保持第二電晶體N2(0)以及第三電晶體N3(0)關閉。因此，節點a(0)將保持電源供應器電壓VDD的電壓大小，節點b(0)將保持第三電壓強度VM3的大小。然而，因為升壓時脈被由共模電壓VCM升壓至第四電壓強度VM4，透過耦接的升壓電容C(0)，輸出端CL(0)會被由第三電壓強度VM3升壓至寫入電壓VW。為了將輸出端CL(0)的電壓升壓，會利用到一個例如電荷幫浦(Charge Pump)的升壓電路。這升壓電路會電性耦接於升壓電容C(0)。
在本實施例中，電壓開關電路100(1)至100(2X-1)不會被啟動。雖然電壓開關電路100(1)至100(2X-1)會接收到與電壓開關電路100(0)相同的第一偏壓、第二偏壓以及第三偏壓，但是節點a(1)至a(2X-1)、節點b(1)至b(2X-1)、輸出端CL(1)至CL(2X-1)以及第一深井電壓VDW1(1)至VDW1(2X-1)將會保持在共模電壓VCM大小的電壓。第二深井電壓VDW2(1)至VDW2(2X-1)可與第二深井電壓VDW2(0)相同，亦可不相同。
綜上所述，本發明實施例揭露了一種記憶體的構造以及電壓開關電路的構造。電壓開關電路包含四個電晶體，這些電晶體被用於建立邏輯閘。 電壓開關電路並沒有使用高電壓的金屬氧化物半導體場效電晶體(MOSFET)，且這些電晶體於形成時都不具有輕滲雜區(Lightly Doped Region)。移除輕滲雜區的使用會防止電壓開關電路不會受到電路面積減值(Area Penalty)。本發明的電壓開關電路會節省製造的面積，因為電路較簡單且不需要向傳統的電壓開關電路一樣，在電晶體間必須要交互耦接(Cross Coupling)而執行高電壓的操作。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧記憶體
ADD(0)至ADD(X-1)‧‧‧記憶體位址
11‧‧‧記憶體位址解碼器
VB4(0)至VB4(2X-1)‧‧‧第四偏壓
100(0)至100(2X-1)‧‧‧電壓開關電路
CL(0)至CL(2X-1)‧‧‧輸出端
12(0)至12(2X-1)‧‧‧寫入單元

Claims (20)

  1. 一種記憶體，包含：複數個寫入單元；複數個電壓開關電路，每一電壓開關電路是耦接於一對應的寫入單元，用於控制該寫入單元，且該每一電壓開關電路包含至少四個輸入偏壓端點及一個輸出端點；及一記憶體位址解碼器，耦接於該複數個電壓開關電路，用於輸出一位址以選擇一電壓開關電路；其中被選擇的該電壓開關電路調整的每一狀態只會改變一個偏壓。
  2. 如請求項1所述之記憶體，其中每一電壓開關電路包含：一第一電晶體，包含：一第一端，耦接於一對應的寫入單元；一第二端；一控制端，耦接於一第一偏壓；及一基極端，耦接於該第一電晶體的該第二端；一第二電晶體，包含：一第一端，耦接於該第一電晶體的該第二端；一第二端；一控制端，耦接於一第二偏壓；及一基極端，耦接於該第二電晶體的該第二端；一第三電晶體，包含：一第一端，耦接於該第二電晶體的該第二端；一第二端；一控制端；及 一基極端，耦接於該第三電晶體的該第二端；一第四電晶體，包含：一第一端，耦接於該第二電晶體的該第二端；一第二端，耦接於一第三偏壓；一控制端，耦接於該第三電晶體的該控制端及該記憶體位址解碼器，用於接收一第四偏壓；及一基極端；及一升壓電容，耦接於該第一電晶體的該第一端。
  3. 如請求項2所述之記憶體，其中該第一電晶體、該第二電晶體及該第三電晶體是被形成於一第一深井上，且該第四電晶體是被形成於一第二深井上。
  4. 如請求項3所述之記憶體，其中該第一深井是耦接於一第一深井電壓，且該第二深井和該第四電晶體的該基極端均耦接於一第二深井電壓。
  5. 如請求項3所述之記憶體，其中該第一電晶體，該第二電晶體及該第三電晶體均為N型金氧半電晶體，該第四電晶體係為一P型金氧半電晶體，且該第一深井及該第二深井均為N型深井。
  6. 如請求項2所述之記憶體，其中該第三電晶體的該第二端是耦接於一共模電壓。
  7. 如請求項2所述之記憶體，其中該第一偏壓係在一共模電壓、一電源供應器電壓或一第一電壓強度之間切換。
  8. 如請求項2所述之記憶體，其中該第二偏壓係在一共模電壓、一電源供應 器電壓或一第二電壓強度之間切換。
  9. 如請求項2所述之記憶體，其中該第三偏壓係在一共模電壓、一電源供應器電壓或一第三電壓強度之間切換。
  10. 如請求項2所述之記憶體，其中該第四偏壓係在一共模電壓、一電源供應器電壓或一第四電壓強度之間切換。
  11. 一種操作一電壓開關電路的方法，包含：將該電壓開關電路的一輸出端預充電至一第三電壓強度；調整該電壓開關電路；及將該輸出端升壓至一寫入電壓；其中該電壓開關電路調整的每一狀態只會改變一個偏壓。
  12. 如請求項11所述之方法，其中該電壓開關電路之一第一電晶體的一第一端是耦接於該電壓開關電路之該輸出端、該電壓開關電路之一升壓電容的一第一端以及一寫入單元；該第一電晶體的一基極端及一第二端均耦接於該電壓開關電路之一第二電晶體的一第一端；該第二電晶體的一基極端及一第二端均耦接於該電壓開關電路之一第四電晶體的一第一端及該電壓開關電路之一第三電晶體的一第一端；該第三電晶體的一基極端及一第二端均耦接於一共模電壓；該第四電晶體的一控制端是耦接於該第三電晶體的一控制端；該第一電晶體、該第二電晶體及該第三電晶體均係形成於一第一深井上；及該第四電晶體係形成於一第二深井上。
  13. 如請求項12所述之方法，其中將該電壓開關電路的該輸出端預充電至該第三電壓強度包含： 輸入具有該共模電壓的一升壓時脈至該升壓電容的一第二端；輸入具有一第四電壓強度的一第四偏壓至該第四電晶體的該控制端及該第三電晶體的該控制端；輸入具有一第一電壓強度的一第一偏壓至該第一電晶體的一控制端；輸入具有一第二電壓強度的一第二偏壓至該第二電晶體的一控制端；輸入具有一第三電壓強度的一第三偏壓至該第四電晶體的該第二端；輸入具有該共模電壓的一第一深井電壓至該第一深井，並將該第四偏壓由該第四電壓強度改變至該共模電壓；將該第一深井電壓由該共模電壓改變至該第三電壓強度；及輸入具有該第三電壓強度的一第二深井電壓至該第二深井；其中該第一電壓強度係大於等於該第二電壓強度，且該第二電壓強度係大於該第三電壓強度。
  14. 如請求項13所述之方法，其中調整該電壓開關電路包含：將該第二偏壓由該第二電壓強度改變至該共模電壓；將該第三偏壓由該第三電壓強度改變至一電源供應器電壓，並將該第二深井電壓由該第三電壓強度改變至該電源供應器電壓；將該第一偏壓由該第一電壓強度改變至該共模電壓；將該第二偏壓由該共模電壓改變至該電源供應器電壓；及將該第一偏壓由該共模電壓改變至該第一電壓強度。
  15. 如請求項14所述之方法，其中將該輸出端升壓至該寫入電壓包含：將該第一深井電壓由該第三電壓強度改變至該寫入電壓，及將該升壓時脈由該共模電壓改變至該第四電壓強度。
  16. 如請求項13所述之方法，其中該第一偏壓係在該共模電壓、一電源供應 器電壓或該第一電壓強度之間切換。
  17. 如請求項13所述之方法，其中該第二偏壓係在該共模電壓、一電源供應器電壓或該第二電壓強度之間切換。
  18. 如請求項13所述之方法，其中該第三偏壓係在該共模電壓、一電源供應器電壓或該第三電壓強度之間切換。
  19. 如請求項13所述之方法，其中該第四偏壓係在該共模電壓、一電源供應器電壓或該第四電壓強度之間切換。
  20. 如請求項12所述之方法，其中該第一電晶體、該第二電晶體及該第三電晶體均為N型金氧半電晶體，該第四電晶體係為一P型金氧半電晶體，且該第一深井及該第二深井均為N型深井。
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