TW201432563A - 控制多核心處理器之閘控和多核心處理器的系統 - Google Patents

控制多核心處理器之閘控和多核心處理器的系統 Download PDF

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Abstract

本發明提供控制多核心處理器之閘控的系統，該系統包括一脈衝寬度調變產生器，其用於產生控制方波；以及一相位偏移器，其用於移動該控制方波之相位以產生具有不同相位的控制方波，且將具有該等不同相位的該等控制方波分別輸入該多核心處理器中的多個處理引擎之每個之閘控。提供包括多個處理引擎的多核心處理器。每個處理引擎皆包括一閘控和一系統，其用於控制該閘控。據此，在該多核心處理器中，即將在運作週期之特定期間中處理的負載可以平均成即將在該運作週期之較長期間中處理。從而，可以縮減電流雜訊與電壓雜訊和起因於該負載改變的溫度成長。

Description

控制多核心處理器之閘控和多核心處理器的系統 【交互參照相關申請】
本申請案對2012年11月9日所申請的中國專利申請號No.201210445948.9主張優先權，特此將其併入文中作為參考。
本發明一般係關於多核心處理器(multi-core processor)，更具體而言係關於控制多核心處理器之閘控(gatings)和多核心處理器的系統。
隨著電腦技術之發展，當使用者使用電腦時一般會涉及多任務環境，其中諸如遊戲的多媒體任務對於處理器之性能有越來越多的要求。由於性能與製造製程和此類之限制，故傳統的單核心處理器無法滿足日益發展的新應用程式之計算性能要求。多核心處理器之處理能力大幅優於單核心處理器。多核心處理器技術涉及「水平可擴縮性(horizontal scalability)」方法，其中應用程式分成分配給多核心處理器內的許多處理引擎以並行執行的多個執行緒(threads)，由此為性能問題提供新的解決方案。圖形處理單元(GPU，Graphics processing unit)係一般的多核心處理器，舉例來說，在Nvidia(輝達)之GPU架構中有數千個並行處理引擎(計算統一裝置架構(CUDA，Compute unified device architecture)核心)。
在多核心處理器之正常操作期間，其上的負載(loads)隨著不同的處理任務而改變。由於多核心處理器含有數十億個電晶體，故負載改變可能在多核心處理器中導致顯著的電流瞬變。GPU電流瞬變頻率通常可能在1KHz(千赫)~16KHz之範圍中，且隨後在對應的頻率導致直流對直流(DC-DC)功率調節器之輸出電感之振動。此振動可能由印刷電路板(PCB， Printed circuit board)放大並轉換成惱人的噪音。而且，多核心處理器從閒置開始運行應用程式時，多核心處理器之晶粒溫度可能以高達每秒6℃上升。由於溫度之急劇增加，故多核心處理器封裝之凸塊/球可能起因於材料之不同的熱膨脹而破裂。再者，以上所說明的電流瞬變可能在多核心處理器中導致電壓雜訊。為了解決以上問題，在先前技術中一般會降低多核心處理器之時脈頻率以減少負載瞬變之振幅和其進而之影響。然而，由於時脈頻率降低，故可能招致多核心處理器之處理性能降低。
因此，本領域亟需當在多核心處理器上發生負載改變時，減少負載瞬變之振幅而不會降低性能的系統，由此解決以上問題。
【簡述】
本發明係關於控制多核心處理器之閘控和多核心處理器的系統。
在本發明之一個態樣中，控制多核心處理器之閘控的系統，包括：一脈衝寬度調變產生器，其用於產生控制方波；以及一相位偏移器，其用於移動該控制方波之相位以產生具有不同相位的控制方波，且將具有該等不同相位的該等控制方波分別輸入該多核心處理器中的多個處理引擎之每個之閘控。
視需要，具有該等不同相位的該等控制方波之該等相位彼此不同。
較佳為，具有該等不同相位的該等控制方波之該等相位在等差數列(arithmetic progression)中。
在本發明之較佳具體實施例中，該系統更包括一狀況監測器，其用於監測該多核心處理器之狀況並依該所監測到的狀況產生狀況資訊；其中依該狀況資訊產生該控制方波。
在本發明之較佳具體實施例中，該狀況監測器包括一溫度監測器，其用於監測該多核心處理器之溫度並依該所監測到的溫度產生該狀況資訊；以及該脈衝寬度調變產生器進一步用於依該狀況資訊計算溫度成長速率；其中當該溫度成長速率大於臨界值時，該控制方波之工作週期(duty cycle)減少；當該溫度成長速率等於或低於該臨界值時，該控制方波之工作 週期增加。
在本發明之較佳具體實施例中，該狀況監測器包括一負載監測器，其用於監測該等多個處理引擎中至少一者之利用率並依該所監測到的利用率產生該狀況資訊；其中依該狀況資訊調整該控制方波之工作週期，因此該多核心處理器之利用率保持在所需值。
較佳為，該狀況監測器包括一溫度監測器和一負載監測器；其中該溫度監測器用於監測該多核心處理器之溫度並依該所監測到的溫度產生第一狀況資訊；該負載監測器用於監測該等多個處理引擎中至少一者之利用率並依該所監測到的利用率產生第二狀況資訊；以及該脈衝寬度調變產生器進一步用於依該第一狀況資訊計算溫度成長速率；其中，當該溫度成長速率等於或低於臨界值時，依該第二狀況資訊調整該控制方波之工作週期，因此該多核心處理器之利用率保持在所需值；當該溫度成長速率大於該臨界值時，該控制方波之工作週期減少。
較佳為，該負載監測器更包括：一主動(active)處理引擎計數器，其用於監測該等多個處理引擎中至少兩者之利用率並依該等多個處理引擎中該等至少兩者之該等利用率計算該多核心處理器之綜合利用率；一利用率控制器，其用於依該綜合利用率產生該第二狀況資訊。
在本發明之較佳具體實施例中，該等多個處理引擎分成多個群組，且具有該等不同相位的該等控制方波之每個皆分別用於輸入對應群組中的處理引擎之閘控。
較佳為，該等群組之數量係八個；以及該相位偏移器進一步用於移動該控制方波之相位以產生具有相位(其在有45°公差的等差數列中)的八個控制方波，且將具有該等相位(其在有該45°公差的該等差數列中)的該等八個控制方波之每個皆輸入該對應群組中的該等處理引擎之該等閘控。
在本發明之另一態樣中，提供多核心處理器，包括：多個處理引擎，其中每個處理引擎皆包括一閘控；一系統，其用於控制該閘控，更包括：一脈衝寬度調變產生器，其用於產生控制方波；以及 一相位偏移器，其用於移動該控制方波之相位以產生具有不同相位的控制方波，且將具有該等不同相位的該等控制方波分別輸入該每個處理引擎之閘控。
視需要，具有該等不同相位的該等控制方波之該等相位彼此不同。
較佳為，具有該等不同相位的該等控制方波之該等相位在等差數列中。
在本發明之較佳具體實施例中，控制該閘控的系統更包括：一狀況監測器，其用於監測該多核心處理器之狀況並依該所監測到的狀況產生狀況資訊，其中依該狀況資訊產生該控制方波。
在本發明之較佳具體實施例中，該狀況監測器包括一溫度監測器，其用於監測該多核心處理器之溫度並依該所監測到的溫度產生該狀況資訊；以及該脈衝寬度調變產生器進一步用於依該狀況資訊計算溫度成長速率；其中，當該溫度成長速率大於臨界值時，該控制方波之工作週期減少；當該溫度成長速率等於或低於該臨界值時，該控制方波之工作週期增加。
在本發明之較佳具體實施例中，該狀況監測器包括一負載監測器，其用於監測該等多個處理引擎中至少一者之利用率並依該所監測到的利用率產生該狀況資訊；其中依該狀況資訊調整該控制方波之工作週期，因此該多核心處理器之利用率保持在所需值。
在本發明之較佳具體實施例中，該狀況監測器包括一溫度監測器和一負載監測器；其中該溫度監測器用於監測該多核心處理器之溫度並依該所監測到的溫度產生第一狀況資訊；該負載監測器用於監測該等多個處理引擎中至少一者之利用率並依該所監測到的利用率產生第二狀況資訊；以及該脈衝寬度調變產生器進一步用於依該第一狀況資訊計算溫度成長速率；其中，當該溫度成長速率等於或低於臨界值時，依該第二狀況資訊調整該控制方波之工作週期，因此該多核心處理器之利用率保持在所需值；當該溫度成長速率大於該臨界值時，該控制方波之工作週期減少。
較佳為，該負載監測器更包括：一主動處理引擎計數器，其 用於監測該等多個處理引擎中至少兩者之利用率並依該等多個處理引擎中該等至少兩者之該等利用率計算該多核心處理器之綜合利用率；一利用率控制器，其用於依該綜合利用率產生該第二狀況資訊。
在本發明之較佳具體實施例中，該等多個處理引擎分成多個群組，且具有該等不同相位的該等控制方波之每個皆分別輸入對應群組中的處理引擎之閘控。
較佳為，該等群組之數量係八個；以及該相位偏移器進一步用於移動該控制方波之相位以產生具有相位(其在有45°公差的等差數列中)的八個控制方波，且將具有該等相位(其在有該45°公差的該等差數列中)的該等八個控制方波之每個皆輸入該對應群組中的該等處理引擎之該等閘控。
本發明所提供的控制多核心處理器之閘控和該多核心處理器的系統導致當在該多核心處理器上發生負載改變時，負載瞬變可能不會同時在多核心處理器之不同的處理引擎上。據此，對於多核心處理器，即將在運作週期(working cycle)之特定期間中處理的負載可以平均成即將在該運作週期之較長期間中處理。從而，可以縮減電流雜訊與電壓雜訊和起因於該負載改變的溫度成長。
本發明之其他的特徵和優勢將在以下說明中闡述，且部分將從該說明顯而易見，或者可藉由實作本發明而得知。本發明之優勢將由在其書面說明與申請專利範圍中特別指出的結構以及所附圖式實現並達到。
應可理解前述一般說明和以下實施方式兩者皆係示例性與解釋性，且係欲提供如所主張的本發明之進一步解釋。
100‧‧‧系統
120‧‧‧脈衝寬度調變產生器
130‧‧‧相位偏移器
400‧‧‧系統
420‧‧‧脈衝寬度調變產生器
430‧‧‧相位偏移器
440‧‧‧狀況監測器
500‧‧‧系統
520‧‧‧脈衝寬度調變產生器
530‧‧‧相位偏移器
540‧‧‧狀況監測器
541‧‧‧溫度監測器
542‧‧‧負載監測器
600‧‧‧系統
620‧‧‧脈衝寬度調變產生器
630‧‧‧相位偏移器
700‧‧‧多核心處理器
710‧‧‧處理引擎
711‧‧‧閘控
720‧‧‧脈衝寬度調變產生器
730‧‧‧相位偏移器
S1-S8‧‧‧利用率
S9‧‧‧S1至S8之總和
所附圖式係包括以提供本發明之進一步理解，且係併入並構成本說明書之一部分。所附圖式例示本發明之具體實施例，且連同該說明可以解釋本發明之原理。在所附圖式中：根據本發明之一個具體實施例，第一圖例示控制多核心處理器之閘控的系統；第二圖例示具有其中沒有相位偏移控制的八個處理引擎的 多核心處理器之利用率；根據本發明之一個具體實施例，第三圖例示具有偏移控制，包括有相位偏移控制的八個處理引擎的多核心處理器之利用率；根據本發明之另一具體實施例，第四圖例示控制多核心處理器之閘控的系統；根據本發明之又另一具體實施例，第五圖例示控制多核心處理器之閘控的系統；根據本發明之又另一具體實施例，第六圖例示控制多核心處理器之閘控的系統；以及根據本發明之一個具體實施例，第七圖例示多核心處理器。
無例具體實施例在控制多核心處理器之閘控和多核心處理器的系統之上下文中說明。此領域一般技術者將可理解以下說明僅係例示性，且不欲以任何方式限制。從所揭示內容受益的熟習此項技術者將很容易聯想到其他的具體實施例。現在將詳細參照如在所附圖式中例示的範例具體實施例之實施。相同的參考號碼將貫穿所附圖式與以下說明用於可能的範圍以指稱相同或相似的項目。
根據本發明之一個具體實施例，第一圖例示控制多核心處理器之閘控的系統100。如在第一圖中所顯示，控制該多核心處理器之閘控的該系統100包括一脈衝寬度調變產生器120和一相位偏移器130。
該脈衝寬度調變產生器120用於產生控制方波。該相位偏移器130用於移動該控制方波之相位以產生具有不同相位的控制方波，且將具有該等不同相位的該等控制方波分別輸入該多核心處理器中的多個處理引擎之每個之閘控。
較佳為，該脈衝寬度調變產生器120所產生的控制方波之頻率在20KHz~30KHz之範圍中。由於人類可聽到的頻率範圍大約係20Hz(赫茲)~20KHz，故電路使用具有此種頻率範圍的控制方波可以避免操作該電路時的噪音。
視需要，具有該等不同相位的該等控制方波之該等相位彼此 不同。由於該等不同的控制方波具有時域上的該等不同相位，故這些控制方波可以經由該等處理引擎之該等閘控讓不同的處理引擎在不同的時間啟動，因此該多核心處理器上的負載處理可以盡可能遠地設置在整個運作週期之不同期間。據此，可以使該整個運作週期上的負載瞬變皆平滑，因此避免一些期間上顯著的負載瞬變。
第二圖例示具有其中沒有相位偏移控制的八個處理引擎的多核心處理器之利用率。第二圖例示該多核心處理器中的該等八個處理引擎之每個之各自的利用率S1至S8和S1至S8之總和S9。處理引擎之利用率係其忙碌期間對其啟動期間之比率。如在第二圖中所顯示，若在該等多個處理引擎之該等閘控上沒有相位偏移控制，則該等八個處理引擎將在以0.5至2.5和7.5至10.5標記的期間中同時操作，如此可允許該等八個處理引擎之利用率S1至S8之總和S9大約係60%。第三圖例示具有其中有相位偏移控制的八個處理引擎的多核心處理器之利用率。如在第三圖中所顯示，若在該等八個處理引擎之該等閘控上有相位偏移控制，則即將在以0.5至2.5標記的期間中由該等八個處理引擎處理的該等任務將平均成即將在以0至8標記的運作週期中處理。同樣地，即將在以7.5至10.5標記的期間中由該等八個處理引擎處理的該等任務將平均成即將在以8至16標記的運作週期中處理。因此，利用率S1至S8之總和S9將減少至大約0.2。將第二圖與第三圖比較應可知道藉由以具有不同相位的控制方波(其由該相位偏移器130移動其相位而產生)控制該等多個處理引擎之該等閘控，該等八個處理引擎之該等利用率之總和將在運作週期之特定期間中大幅減少。亦即，對於多核心處理器，運作週期之特定期間中的負載處理可以平均成即將在該運作週期之較長期間中處理。從而，可以縮減電流雜訊與電壓雜訊和起因於該負載改變的溫度成長。
較佳為，具有該等不同相位的該等控制方波之該等相位在等差數列中。此種等差數列分布可以使得多核心處理器上的該等負載更均勻分布於整個運作週期之該等不同期間。具體而言，如在第一圖中所顯示，若該相位偏移器130輸出具有該等不同相位的八個控制方波，則兩個相鄰的控制方波之間有45°相位差。舉例來說，若該所產生的控制方波之頻率係 25KHz，則時域上的45°相位差將在兩個相鄰的控制方波之間產生5毫秒時間差。與先前已啟動的處理引擎分別相較，每個處理引擎之啟動時間皆可以具有該5毫秒時間差的該等控制方波經由該處理引擎之閘控延遲5毫秒。
以上所說明的控制該多核心處理器之該等閘控的系統100可以讓該等多個處理引擎在不同的時間啟動。因此，可以強制該多核心處理器在該整個運作週期中更多時間並非全負載地運行。亦即，雖然一些處理引擎忙碌，但其他的處理引擎可能閒置。因此，雖然在該多核心處理器上發生負載改變，但可能不會在每個處理引擎上皆同時處理該負載。對於該多核心處理器，即將在運作週期之特定期間中處理的負載可以平均成即將在該運作週期之較長期間中處理。從而，可以縮減電流雜訊與電壓雜訊和起因於該負載改變的溫度成長。
根據本發明之另一具體實施例，第四圖例示控制多核心處理器之閘控的系統400。該系統400包括一脈衝寬度調變產生器420和一相位偏移器430，更包括一狀況監測器400，其用於監測多核心處理器之狀況並依該所監測到的狀況產生狀況資訊。其中，依該狀況資訊產生該控制方波。
從以上所說明的該等控制方波之產生過程應可知道控制方波之工作週期與該多核心處理器之狀況相關聯。移動該等控制方波之該等相位，且隨後將該等已移動的控制方波輸入該多核心處理器中的每個處理引擎之閘控以調整其各自的啟動期間。該多核心處理器之狀況藉由調整該等處理引擎之啟動期間而改變。反之，該已改變的狀況將影響該等控制方波之工作週期，由此形成與反饋控制相似的週期過程。週期控制一段期間之後，該多核心處理器之狀況可以到達所需值。該多核心處理器之狀況可以係諸如溫度、溫度成長速率、利用率和此類。
較佳為，該狀況監測器400可以包括一溫度監測器，其用於監測該多核心處理器之溫度並依該所監測到的溫度產生該狀況資訊。該脈衝寬度調變產生器420進一步用於依該狀況資訊計算溫度成長速率。其中，當該溫度成長速率大於臨界值時，該控制方波之工作週期減少；當該溫度成長速率等於或低於該臨界值時，該控制方波之工作週期增加。
依該溫度監測器所監測到的溫度而產生的狀況資訊可以係 諸如溫度值的數位值。該脈衝寬度調變產生器420可以進一步根據該所輸入的溫度值計算溫度成長速率。當該溫度成長速率高於該臨界值時，例示該多核心處理器上的負載改變較大。在此情況下，可以藉由縮減在該多核心處理器上處理的負載量而控制該溫度成長速率。因此，藉由減少該等控制方波之工作週期，可以減少由該等處理引擎之該等閘控啟動的該等處理引擎之啟動期間。從而可以減少即將在該多核心處理器上的任何時間處理的負載量，因此亦可以相應減少該溫度成長速率。如此，可以將該溫度成長速率控制於適當的範圍內。較佳為，該溫度成長速率之範圍係每秒0.3℃~0.6℃，可以避免容易老化甚至多核心處理器封裝之破裂，以及突然的溫度成長所引起的相關不利影響。同樣地，當該等控制方波之工作週期增加時，可以增加由該等處理引擎之該等閘控啟動的該等處理引擎之啟動期間。從而當需要處理大量負載時，可以在該多核心處理器上同時處理更多負載。該等控制方波之工作週期可以高達100%以充分滿足該負載之要求。
較佳為，該狀況監測器440包括一負載監測器，其用於監測該等多個處理引擎中至少一者之利用率並依該所監測到的利用率產生該狀況資訊。其中，依該狀況資訊調整該控制方波之工作週期，因此該多核心處理器之利用率保持在所需值。
如以上所說明，處理引擎之利用率係其忙碌期間對其啟動期間之比率。多核心處理器之利用可以藉由監測一個處理引擎之利用率或藉由平均多個處理引擎之該等所監測到的利用率而直接達成。處理引擎之啟動期間可以由控制方波經由閘控控制，而其忙碌期間依該實際的負載而定。因此，該處理引擎之利用率可以藉由改變該處理引擎之啟動期間而改良。亦即，該利用可以藉由改變該控制方波之工作週期而改良。由於該控制方波之工作週期由關於該利用率的狀況資訊控制，故其依實際的利用率而定。該利用率可以藉由調整該控制方波而保持在所需值。較佳為該多核心處理器之利用率保持在大約90%。在此情況下，由於該啟動期間非常接近該忙碌期間，故可以充分節省該電量；而當需要處理更多負載時仍然有近乎10%的啟動期間餘裕(margin)可使用。
根據本發明之又另一具體實施例，第五圖例示控制多核心處 理器之閘控的系統500。該系統500包括一脈衝寬度調變產生器520、一相位偏移器530和一狀況監測器540，其包括一溫度監測器541和一負載監測器542。其中該溫度監測器541用於監測該多核心處理器之溫度並依該所監測到的溫度產生第一狀況資訊。該負載監測器542用於監測該等多個處理引擎中至少一者之利用率並依該所監測到的利用率產生第二狀況資訊。且該脈衝寬度調變產生器520進一步用於依該第一狀況資訊計算溫度成長速率。當該溫度成長速率等於或低於臨界值時，依該第二狀況資訊調整該控制方波之工作週期，因此該多核心處理器之利用率保持在所需值；當該溫度成長速率大於該臨界值時，該控制方波之工作週期減少。
當該溫度成長速率等於或低於臨界值時，例示多核心處理器上的負載處理不會導致顯著的溫度成長。因此，可能不要求處理引擎之啟動期間減少以限制該負載處理。如以上所說明，依所監測到的實際的利用率而產生的第二狀況資訊調整控制方波之工作週期，由此該利用率保持在所需值。如以上所說明，當該溫度成長速率高於該臨界值時，該控制方波之工作週期可以減少，因此由其閘控啟動的該等處理引擎之啟動期間減少。所以，在該多核心處理器上處理的負載可以縮減，因此該溫度成長速率可以隨之減少。因此，該溫度成長速率可以保持在適當的範圍內。
較佳為，該負載監測器542更包括一主動處理引擎計數器和一利用率控制器。該主動處理引擎計數器用於監測該等多個處理引擎中至少兩者之利用率並依該等多個處理引擎中該等至少兩者之該等利用率計算該多核心處理器之綜合利用率。該利用率控制器用於依該綜合利用率產生該第二狀況資訊。該等處理引擎之利用率可以藉由依該等多個處理引擎之所監測到的利用率計算該多核心處理器之綜合利用率而精確調整至所需值。
根據本發明之又其他的具體實施例，第六圖例示控制多核心處理器之閘控的系統600。該系統600包括一脈衝寬度調變產生器620和一相位偏移器630。較佳為，該等多個處理引擎分成多個群組，且具有該等不同相位的該等控制方波之每個皆分別用於輸入對應群組中的處理引擎之閘控。在多核心處理器內可能有數千個處理引擎。若全部的處理引擎皆以具 有不同相位的控制方波控制，則實施控制該多核心處理器之閘控的系統將係非常複雜並昂貴。因此，對於具有大量處理引擎的多核心處理器，可以採用該群組控制方法。
較佳為，該等群組之數量係八個。該相位偏移器630進一步用於移動該控制方波之相位以產生具有相位(其在有45°公差的等差數列中)的八個控制方波，且將具有該等相位(其在有該45°公差的該等差數列中)的該等八個控制方波之每個皆輸入該對應群組中的該等處理引擎之該等閘控。由於處理引擎之數量通常係八之整數倍，故控制多核心處理器之閘控的系統藉由將該等處理引擎分成八個群組而很容易實行。雖然在第六圖中顯示八個群組，但此領域一般技術者應可理解群組之數量可不限於八個。
以上所說明的控制多核心處理器之閘控的系統可以提供為分離的組件或晶片任一者，或者整合於多核心處理器晶片中。
在本發明之另一態樣中，提供多核心處理器。根據本發明之一個具體實施例，第七圖例示多核心處理器700。該多核心處理器700包括多個處理引擎710和一系統，其用於控制該閘控。每個處理引擎皆包括一閘控711。控制該閘控的系統更包括該脈衝寬度調變產生器720和該相位偏移器730。該脈衝寬度調變產生器720用於產生控制方波。該相位偏移器730用於移動該控制方波之相位以產生具有不同相位的控制方波，且將具有該等不同相位的該等控制方波分別輸入該每個處理引擎之閘控。此領域一般技術者應可理解控制多核心處理器內的閘控的系統可以係參照第一圖以及第四圖至第六圖所說明的任何系統。為了簡化，省略關於該系統的具體說明。熟習此項技術者藉由參照第一圖至第六圖和相關的說明應可理解該系統之具體結構和作用。
應可察知可在本發明之範疇與精神內做到其各種修飾例、改寫例和替代性具體實施例。本發明進一步由以下申請專利範圍定義。
600‧‧‧系統
620‧‧‧脈衝寬度調變產生器
630‧‧‧相位偏移器

Claims (10)

  1. 一種多核心處理器(multi-core processor)，包括：多個處理引擎，其中每個處理引擎皆包括一閘控(gating)；一系統，其用於控制該閘控，更包括一脈衝寬度調變產生器，其用於產生一控制方波；以及一相位偏移器，其用於移動該控制方波之一相位以產生具有不同相位的控制方波，且將具有該等不同相位的該等控制方波分別輸入該每個處理引擎之閘控。
  2. 如申請專利範圍第1項之多核心處理器，其中具有該等不同相位的該等控制方波之該等相位彼此不同。
  3. 如申請專利範圍第2項之多核心處理器，其中具有該等不同相位的該等控制方波之該等相位在一等差數列(arithmetic progression)中。
  4. 如申請專利範圍第1項之多核心處理器，其中控制該閘控的系統更包括：一狀況監測器，其用於監測該多核心處理器之狀況並依該所監測到的狀況產生狀況資訊，其中依該狀況資訊產生該控制方波。
  5. 如申請專利範圍第4項之多核心處理器，其中該狀況監測器包括一溫度監測器，其用於監測該多核心處理器之一溫度並依該所監測到的溫度產生該狀況資訊；以及該脈衝寬度調變產生器進一步用於依該狀況資訊計算一溫度成長速率；其中，當該溫度成長速率大於臨界值時，該控制方波之一工作週期(duty cycle)減少；當該溫度成長速率等於或低於該臨界值時，該控制方波之工作週期增加。
  6. 如申請專利範圍第4項之多核心處理器，其中該狀況監測器包括一負載(load)監測器，其用於監測該等多個處理引擎中至少一者之一利用率並依該所監測到的利用率產生該狀況資訊；其中依該狀況資訊調整該控制方波之一工作週期，因此該多核心處 理器之一利用率保持在一所需值。
  7. 如申請專利範圍第4項之多核心處理器，其中該狀況監測器包括一溫度監測器和一負載監測器；其中該溫度監測器用於監測該多核心處理器之一溫度並依該所監測到的溫度產生第一狀況資訊；該負載監測器用於監測該等多個處理引擎中至少一者之一利用率並依該所監測到的利用率產生第二狀況資訊；以及該脈衝寬度調變產生器進一步用於依該第一狀況資訊計算一溫度成長速率；其中，當該溫度成長速率等於或低於一臨界值時，依該第二狀況資訊調整該控制方波之一工作週期，因此該多核心處理器之一利用率保持在一所需值；當該溫度成長速率大於該臨界值時，該控制方波之工作週期減少。
  8. 如申請專利範圍第7項之多核心處理器，其中該負載監測器更包括：一主動(active)處理引擎計數器，其用於監測該等多個處理引擎中至少兩者之利用率並依該等多個處理引擎中該等至少兩者之該等利用率計算該多核心處理器之一綜合利用率；一利用率控制器，其用於依該綜合利用率產生該第二狀況資訊。
  9. 如申請專利範圍第1項之多核心處理器，其中該等多個處理引擎分成多個群組，且具有該等不同相位的該等控制方波之每個皆分別輸入一對應群組中的處理引擎之閘控。
  10. 如申請專利範圍第9項之多核心處理器，其中該等群組之數量係八個；且該相位偏移器進一步用於移動該控制方波之相位以產生具有相位(其在有一45°公差的一等差數列中)的八個控制方波，且將具有該等相位(其在有該45°公差的該等差數列中)的該等八個控制方波之每個皆輸入該對應群組中的該等處理引擎之該等閘控。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752955B (zh) * 2016-06-15 2022-01-21 美商英特爾公司 運算設備、運算系統、非暫態電腦可讀媒體、及控制用於多核心處理器之電流的方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9618999B1 (en) 2015-11-17 2017-04-11 International Business Machines Corporation Idle-aware margin adaption
JP6872440B2 (ja) * 2017-06-30 2021-05-19 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5073838A (en) * 1989-12-04 1991-12-17 Ncr Corporation Method and apparatus for preventing damage to a temperature-sensitive semiconductor device
US6141762A (en) * 1998-08-03 2000-10-31 Nicol; Christopher J. Power reduction in a multiprocessor digital signal processor based on processor load
US7256632B2 (en) * 2005-04-20 2007-08-14 Feature Integration Technology Inc. Pulse width modulation (PWM) controlling module and method for adjusting a PWM signal thereof
US7685458B2 (en) * 2006-12-12 2010-03-23 Kabushiki Kaisha Toshiba Assigned task information based variable phase delayed clock signals to processor cores to reduce di/dt
US8122279B2 (en) * 2008-04-21 2012-02-21 Kabushiki Kaisha Toshiba Multiphase clocking systems with ring bus architecture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI752955B (zh) * 2016-06-15 2022-01-21 美商英特爾公司 運算設備、運算系統、非暫態電腦可讀媒體、及控制用於多核心處理器之電流的方法

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