TW201419549A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Abstract

在依次層疊有氧化物半導體膜、閘極絕緣膜、閘極電極層及氮化矽膜的在氧化物半導體膜中包括通道形成區的頂閘極結構的電晶體中，藉由在氧化物半導體膜上包括接觸於氧化物半導體膜的氮化矽膜，對氧化物半導體膜的部分區域添加氮，而該區域成為低電阻區。源極電極層及汲極電極層接觸於氧化物半導體膜的低電阻區。氧化物半導體膜的不接觸於氮化矽膜的區域(換言之，重疊於閘極絕緣膜及閘極電極層的區域)成為通道形成區。

Description

半導體裝置及半導體裝置的製造方法
本發明的一個實施例係關於半導體裝置及半導體裝置的製造方法。
注意，在本說明書中，半導體裝置是指利用半導體特性而發揮作用的所有裝置。例如，電光裝置、半導體電路及電子裝置都是半導體裝置。
藉由利用形成在具有絕緣表面的基板上的半導體薄膜來構成電晶體(也稱為薄膜電晶體(TFT))的技術引人注目。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(顯示裝置)等的電子裝置。作為可以應用於電晶體的半導體薄膜，矽膜被廣泛地周知，而作為其他材料氧化物半導體膜受到注目。
隨著包括電晶體的半導體裝置的高性能化，包括氧化物半導體膜的電晶體也需要提高導通特性而實現高速驅動。已知有如下方法：藉由注入氮降低氧化物半導體膜的 電阻，並且藉由降低氧化物半導體膜與源極電極層及汲極電極層之間的接觸電阻提高電晶體的導通特性。
例如，專利文獻1已公開了一種場效應電晶體，其中，使用包含鋅、銦及氧的非晶氧化物半導體膜，藉由離子植入法使氧化物半導體膜包含氮降低電阻，使包含氮的部分成為源極部分或汲極部分，並且，使不包含氮的部分成為通道部分。
[專利文獻1]日本專利申請公開第2010-93070號公報
使用氧化物半導體膜的電晶體有在氫、水分等雜質非意圖性地混入到氧化物半導體膜時形成載子而電晶體的電特性變動的問題。
於是，本發明的一個實施例的目的之一是實現使用氧化物半導體膜的電晶體的導通特性的提高及高速驅動，並且藉由對電晶體賦予穩定的電特性來提高可靠性。或者，本發明的一個實施例的目的之一是提高使用氧化物半導體膜的電晶體的導通特性。或者，本發明的一個實施例的目的之一是對電晶體賦予穩定的電特性來提高可靠性。或者，本發明的一個實施例的目的之一是製造半導體裝置，而不使製程複雜化。
在依次層疊有氧化物半導體膜、閘極絕緣膜、閘極電 極層及氮化矽膜並在氧化物半導體膜中包括通道形成區的頂閘極結構的電晶體中，藉由在氧化物半導體膜上包括接觸於氧化物半導體膜的氮化矽膜，對氧化物半導體膜的部分區域添加氮，而使該區域成為低電阻區。源極電極層及汲極電極層接觸於氧化物半導體膜的低電阻區。氧化物半導體膜的不接觸於氮化矽膜的區域(換言之，重疊於閘極絕緣膜及閘極電極層的區域)成為通道形成區。
本發明的一個實施例是一種半導體裝置，包括：包括通道形成區及夾著通道形成區包含氮的一對低電阻區的氧化物半導體膜；通道形成區上的閘極絕緣膜及閘極電極層的疊層；接觸於低電阻區的氮化矽膜；以及電連接於一對低電阻區的每一個的源極電極層及汲極電極層，其中，氮化矽膜在進行熱脫附譜分析法時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值。
本發明的一個實施例是一種半導體裝置，包括：氧化物半導體膜；所述氧化物半導體膜上的閘極絕緣膜；所述閘極絕緣膜上的閘極電極層；所述氧化物半導體膜、所述閘極絕緣膜及所述閘極電極層上的包括到達所述氧化物半導體膜的開口部的氮化矽膜；所述氮化矽膜上的藉由所述開口部接觸於所述氧化物半導體膜的源極電極層及汲極電極層，其中，所述氮化矽膜在進行熱脫附譜分析法時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值。
另外，該氮化矽膜在進行熱脫附譜分析法時在低於或等於550℃的溫度下氫分子的脫離量為低於或等於 1.5×1020個/cm3，較佳為低於或等於1.0×1020個/cm3，更佳為低於或等於7.5×1019個/cm3。此外，該氮化矽膜在進行熱脫附譜分析法時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值，並且在進行熱脫附譜分析法時氫分子的脫離量成為高於或等於1.0×1020個/cm3的溫度是高於或等於500℃，較佳是高於或等於550℃。
通道形成區及低電阻區可以是包含c軸的方向大致垂直於表面的結晶的區域。另外，也可以使通道形成區為包含c軸的方向大致垂直於表面的結晶的區域並使低電阻區為非晶區。
氮化矽膜也可以是覆蓋氧化物半導體膜、閘極絕緣膜及閘極電極層的層間絕緣膜。另外，也可以使氮化矽膜為接觸於閘極絕緣膜及閘極電極層的側面的側壁絕緣膜。
本發明的一個實施例是一種半導體裝置，其中，氧化物半導體膜包括：重疊於閘極電極層的通道形成區；重疊於側壁絕緣膜，夾著通道形成區並包含氮的一對第一低電阻區；以及夾著通道形成區及第一低電阻區包含雜質元素的分別接觸於源極電極層及汲極電極層的一對第二低電阻區，雜質元素是磷或硼，並且，第二低電阻區的電阻小於第一低電阻區的電阻。
另外，可以使氧化物半導體膜為包含c軸的方向大致垂直於表面的結晶的區域並使第二低電阻區為非晶區。
本發明的一個實施例是一種半導體裝置的製造方法，包括如下步驟：形成氧化物半導體膜；在所述氧化物半導 體膜上形成閘極絕緣膜；在所述閘極絕緣膜上形成閘極電極層；藉由以閘極電極層為遮罩對所述閘極絕緣膜進行蝕刻，使氧化物半導體膜的一部分露出；藉由形成接觸於露出的氧化物半導體膜的一部分且在進行熱脫附譜分析法時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值的氮化矽膜，在所述氧化物半導體膜的接觸於所述氮化矽膜的區域添加氮，來形成低電阻區；以及形成電連接於低電阻區的源極電極層或汲極電極層，其中，作為所述氮化矽膜的成膜氣體使用包含矽烷及氮的混合氣體。
本發明的一個實施例是一種半導體裝置的製造方法，包括如下步驟：形成氧化物半導體膜；在所述氧化物半導體膜上形成閘極絕緣膜；在所述閘極絕緣膜上形成閘極電極層；藉由以閘極電極層為遮罩對所述閘極絕緣膜進行蝕刻，使氧化物半導體膜的一部分露出；藉由形成接觸於露出的氧化物半導體膜的一部分且在進行熱脫附譜分析法時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值的氮化矽膜，在所述氧化物半導體膜的接觸於所述氮化矽膜的區域添加氮，來形成低電阻區；以及形成電連接於低電阻區的源極電極層或汲極電極層，其中，作為所述氮化矽膜的成膜氣體包含矽烷、氮及氨，並且，所述成膜氣體中的氨的流量比為低於或等於氮的流量比的0.1倍。
本發明的一個實施例是一種半導體裝置的製造方法，包括如下步驟：形成氧化物半導體膜；在所述氧化物半導體膜上形成絕緣膜；在所述絕緣膜上形成導電膜；藉由對 所述導電膜及所述絕緣膜進行加工，形成閘極電極層及閘極絕緣膜；藉由在所述氧化物半導體膜、所述閘極絕緣膜及所述閘極電極層上形成氮化矽膜，在所述氧化物半導體膜的接觸於所述氮化矽膜的區域添加氮，來形成低電阻區；藉由對所述氮化矽膜的一部分進行蝕刻，形成到達所述氧化物半導體膜的開口部；以及在所述氧化物半導體膜及所述氮化矽膜上形成源極電極層或汲極電極層，其中，所述氮化矽膜使用包含矽烷、氮及氨的成膜氣體，並且，所述成膜氣體中的氨的流量比為低於或等於氮的流量比的0.1倍。
此外，也可以在形成所述閘極電極層之後以所述閘極電極層為遮罩對氧化物半導體膜添加磷或硼等作為雜質元素。
也可以藉由對氮化矽膜進行蝕刻，形成接觸於閘極電極層的側面的側壁絕緣膜，以所述閘極電極層及側壁絕緣膜為遮罩對氧化物半導體膜添加磷或硼等作為雜質元素。
另外，也可以在形成所述氮化矽膜之後進行加熱處理。
根據本發明的一個實施例，可以提高使用氧化物半導體膜的電晶體的導通特性。或者，根據本發明的一個實施例，可以藉由對使用氧化物半導體的電晶體賦予穩定的電特性來提高可靠性。此外，根據本發明的一個實施例，可以製造半導體裝置，而不使製程複雜化。
100‧‧‧基板
102‧‧‧基底絕緣膜
108‧‧‧閘極絕緣膜
110‧‧‧閘極電極層
116‧‧‧半導體層
120a‧‧‧側壁絕緣膜
120b‧‧‧側壁絕緣膜
124a‧‧‧源極電極層
124b‧‧‧汲極電極層
125‧‧‧絕緣膜
131‧‧‧絕緣膜
133‧‧‧絕緣膜
135‧‧‧絕緣膜
137‧‧‧絕緣膜
141a‧‧‧導電層
141b‧‧‧導電層
142a‧‧‧源極電極層
142b‧‧‧汲極電極層
143‧‧‧氮化矽膜
144‧‧‧氧化物半導體膜
144a‧‧‧低電阻區
144b‧‧‧低電阻區
144c‧‧‧低電阻區
144d‧‧‧低電阻區
144e‧‧‧通道形成區
145‧‧‧佈線層
146‧‧‧閘極絕緣膜
147‧‧‧絕緣膜
148‧‧‧閘極電極層
149‧‧‧絕緣膜
151‧‧‧絕緣膜
153‧‧‧絕緣膜
155‧‧‧絕緣膜
157‧‧‧絕緣膜
159‧‧‧佈線層
160‧‧‧電晶體
162‧‧‧電晶體
201‧‧‧電晶體
202‧‧‧電晶體
203‧‧‧電晶體
204‧‧‧電晶體
211‧‧‧電晶體
212‧‧‧電晶體
213‧‧‧電晶體
214‧‧‧電晶體
242‧‧‧導電層
250‧‧‧記憶單元
251‧‧‧記憶單元陣列
251a‧‧‧記憶單元陣列
251b‧‧‧記憶單元陣列
253‧‧‧週邊電路
254‧‧‧電容器
256‧‧‧導電層
257‧‧‧導電層
258‧‧‧佈線層
259‧‧‧佈線層
260‧‧‧電晶體
262‧‧‧電晶體
264‧‧‧電容器
271‧‧‧佈線層
272‧‧‧佈線層
273‧‧‧導電層
274‧‧‧導電層
275‧‧‧導電層
276‧‧‧導電層
277‧‧‧導電層
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣膜
403‧‧‧通道形成區
403a‧‧‧區域
403b‧‧‧區域
404a‧‧‧低電阻區
404b‧‧‧低電阻區
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
406a‧‧‧低電阻區
406b‧‧‧低電阻區
407‧‧‧氮化矽膜
408a‧‧‧低電阻區
408b‧‧‧低電阻區
409‧‧‧氧化物半導體膜
410a‧‧‧低電阻區
410b‧‧‧低電阻區
411‧‧‧層間絕緣膜
412‧‧‧絕緣膜
413a‧‧‧側壁絕緣膜
413b‧‧‧側壁絕緣膜
414‧‧‧層間絕緣膜
420‧‧‧電晶體
421‧‧‧雜質元素
430‧‧‧電晶體
436‧‧‧基底絕緣膜
438‧‧‧基底絕緣膜
509‧‧‧氧化物半導體膜
520‧‧‧電晶體
530‧‧‧電晶體
540‧‧‧電晶體
801‧‧‧電晶體
803‧‧‧電晶體
804‧‧‧電晶體
805‧‧‧電晶體
806‧‧‧電晶體
807‧‧‧X解碼器
808‧‧‧Y解碼器
811‧‧‧電晶體
812‧‧‧儲存電容器
813‧‧‧X解碼器
814‧‧‧Y解碼器
901‧‧‧射頻(RF)電路
902‧‧‧類比基帶電路
903‧‧‧數位基帶電路
904‧‧‧電池
905‧‧‧電源電路
906‧‧‧應用處理器
907‧‧‧中央處理器(CPU)
908‧‧‧DSP
910‧‧‧快閃記憶體
911‧‧‧顯示器控制器
912‧‧‧記憶體電路
913‧‧‧顯示器
914‧‧‧顯示部
915‧‧‧源極驅動器
916‧‧‧閘極驅動器
917‧‧‧音頻電路
918‧‧‧鍵盤
919‧‧‧觸摸感測器
950‧‧‧記憶體電路
951‧‧‧記憶體控制器
952‧‧‧記憶體
953‧‧‧記憶體
954‧‧‧開關
955‧‧‧開關
956‧‧‧顯示器控制器
957‧‧‧顯示器
1001‧‧‧電池
1002‧‧‧電源電路
1003‧‧‧微處理器
1004‧‧‧快閃記憶體
1005‧‧‧音頻電路
1006‧‧‧鍵盤
1007‧‧‧記憶體電路
1008‧‧‧觸控面板
1009‧‧‧顯示器
1010‧‧‧顯示器控制器
9033‧‧‧扣環
9034‧‧‧開關
9035‧‧‧電源開關
9036‧‧‧開關
9038‧‧‧操作開關
9630‧‧‧外殼
9631‧‧‧顯示部
9631a‧‧‧顯示部
9631b‧‧‧顯示部
9632a‧‧‧區域
9632b‧‧‧區域
9633‧‧‧太陽能電池
9634‧‧‧充放電控制電路
9635‧‧‧電池
9636‧‧‧DCDC轉換器
9637‧‧‧轉換器
9638‧‧‧操作鍵
9639‧‧‧按鈕
在圖式中：圖1A和圖1B是本發明的一個實施例的半導體裝置的俯視圖及剖面圖；圖2A至圖2C是說明本發明的一個實施例的半導體裝置的製造方法的圖；圖3是本發明一個實施例的半導體裝置的剖面圖；圖4A和圖4B是本發明的一個實施例的半導體裝置的俯視圖及剖面圖；圖5A至圖5C是說明本發明的一個實施例的半導體裝置的製造方法的圖；圖6A和圖6B是本發明的一個實施例的半導體裝置的剖面圖；圖7是本發明的一個實施例的半導體裝置的剖面圖；圖8A和圖8B是本發明的一個實施例的半導體裝置的電路圖；圖9A至圖9C是本發明的一個實施例的半導體裝置的電路圖及透視圖；圖10是本發明的一個實施例的半導體裝置的剖面圖；圖11A和圖11B是本發明的一個實施例的半導體裝置的電路圖；圖12是本發明的一個實施例的半導體裝置的塊圖；圖13是本發明的一個實施例的半導體裝置的塊圖； 圖14是本發明的一個實施例的半導體裝置的塊圖；圖15A至圖15C是說明本發明的一個實施例的電子裝置的圖；圖16是示出實例1的TDS的結果的圖；圖17A和圖17B是示出實例1的SIMS及RBS分析結果的圖；圖18A和圖18B是示出實例2的TDS的結果的圖。
下面，參照圖式對本發明的實施例進行詳細說明。但是，本發明不限於以下的說明，所屬技術領域具有通常知識者可以很容易地理解一個事實就是其實施例及詳細內容可以被變換為各種形式。因此，本發明不應該被解釋為僅限定於以下所示的實施例的記載內容中。
在以下所說明的實施例中，有時在不同圖式之間共同使用相同的參考符號來表示相同的部分。另外，在各實施例的說明中，為了明確起見，有時誇大表示圖式所示的各構成要素，即，層或區域等的厚度、幅度以及相對位置關係等。
注意，在本說明書等中，“上”不侷限於構成要素的位置關係為“直接在……之上”。例如，“絕緣膜上的閘極電極層”包括在絕緣膜和閘極電極層之間包含其他構成要素的情況。“下”也是同樣的。
另外，在本說明書等中，“電極層”或“佈線層”不 限定這些構成要素的功能。例如，有時將“電極層”用作“佈線層”的一部分，反之亦然。再者，“電極層”或“佈線層”還包括多個“電極層”或“佈線層”形成為一體的情況等。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中當電流方向變化時，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。在此，“具有某種電作用的元件”只要可以進行連接目標間的電信號的傳送和接收，就對其沒有特別的限制。
例如，“具有某種電作用的元件”包括電極和佈線等。
實施例1
在本實施例中，參照圖式詳細說明本發明的一個實施例的半導體裝置。圖1A和圖1B示出本發明的一個實施例的半導體裝置的電晶體420的俯視圖及剖面圖。圖1A示出電晶體420的俯視圖，圖1B是沿圖1A所示的點劃線A-B的剖面圖。
圖1A和圖1B所示的電晶體420包括：設置在基板400上的基底絕緣膜436；設置在基底絕緣膜436上並包括通道形成區403、低電阻區404a及低電阻區404b的氧 化物半導體膜409；設置在通道形成區403上的閘極絕緣膜402及閘極電極層401；氧化物半導體膜409、閘極絕緣膜402及閘極電極層401上的氮化矽膜407；氮化矽膜407上的層間絕緣膜411；在設置在氮化矽膜407及層間絕緣膜411中的開口部中分別電連接於低電阻區404a及低電阻區404b的源極電極層405a及汲極電極層405b。
由於氮化矽膜407接觸於氧化物半導體膜，所以較佳為使用盡可能降低膜中的氫濃度並降低氫分子的脫離量的膜。例如，較佳為在進行熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值。另外，例如，在進行TDS時在低於或等於500℃的溫度下氫分子的脫離量較佳為低於或等於1.5×1020個/cm3，更佳為低於或等於1.0×1020個/cm3，進一步較佳為低於或等於7.5×1019個/cm3。或者，氫分子的脫離量為高於或等於1.0×1020個/cm3時的溫度較佳為高於或等於500℃，更佳為高於或等於550℃。
此外，藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的氮化矽膜中的氫濃度較佳為低於或等於2.0×1022atoms/cm3，更佳為低於或等於1.5×1022atoms/cm3。
另外，在利用拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)測量氮化矽膜中的組成時，氫濃度較佳為低於或等於15atomic%，更佳為低於或等於10atomic%。
藉由在氧化物半導體膜409上並與其接觸的方式形成氮化矽膜407，對氧化物半導體膜409的接觸於氮化矽膜的區域添加氮，來形成電阻被降低的區域(低電阻區404a及低電阻區404b)。低電阻區404a及低電阻區404b的電阻低於通道形成區403的電阻。
此外，氧化物半導體膜409較佳為使用包含c軸的方向大致垂直於表面的結晶的CAAC-OS(也稱為C Axis Aligned Crystalline Oxide Semiconductor)膜。在本實施例中，作為氧化物半導體膜409使用CAAC-OS膜。
在本實施例中，由於在氮化矽膜407的成膜製程中對氧化物半導體膜409添加氮來形成低電阻區404a及低電阻區404b，所以在低電阻區404a及低電阻區404b中也可以維持CAAC-OS膜的結晶性。因此，在本實施例的氧化物半導體膜409中，通道形成區403、低電阻區404a及低電阻區404b包含c軸的方向大致垂直於表面的結晶。
在電晶體420中，由於在氧化物半導體膜409的低電阻區中氧化物半導體膜409接觸於源極電極層405a及汲極電極層405b，氧化物半導體膜409與源極電極層405a及汲極電極層405b之間的接觸電阻被降低。因此，可以使電晶體420成為能夠實現高導通特性(例如，開啟狀態電流(on-state current)或場效應遷移率)、高速動作且高速回應的半導體裝置。
另外，在用作層間絕緣膜的氮化矽膜407的成膜製程 中，可以對氧化物半導體膜409添加氮來形成低電阻區404a及低電阻區404b，由此可以提高電晶體420的導通特性，而不使製程複雜化。
接著，參照圖2A至圖2C說明電晶體420的製造方法。
首先，在基板400上形成基底絕緣膜436及基底絕緣膜438。
對於可以使用的基板沒有大的限制，但是至少需要具有能夠承受後面的加熱處理的耐熱性。例如，可以使用如硼矽酸鋇玻璃和硼矽酸鋁玻璃等的玻璃基板、陶瓷基板、石英基板、藍寶石基板等。
另外，作為基板400，也可以採用由矽或碳化矽等構成的單晶半導體基板、多晶半導體基板、由矽鍺等構成的化合物半導體基板等。另外，可以使用SOI基板、在半導體基板上設置有半導體元件的基板等。
基底絕緣膜436及基底絕緣膜438可以適當地利用濺射法、MBE(Molecular Beam Epitaxy：分子束磊晶)法、CVD(Chemical Vapor Deposition：化學氣相沉積)法、脈衝雷射沉積(Pulsed Laser Deposition：PLD)法、ALD(Atomic Layer Deposition：原子層沉積)法等。另外，藉由採用濺射法形成基底絕緣膜438，可以減少氫等雜質元素，而可以防止氫混入到後面形成的氧化物半導體膜。
作為基底絕緣膜436及基底絕緣膜438，可以使用無 機絕緣膜。例如，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等。此外，可以以單層結構或兩層以上的疊層結構形成這些化合物。此外，基底絕緣膜436和基底絕緣膜438既可以是使用相同材料形成的膜，又可以是使用不同材料形成的膜。
注意，在此所示的氧氮化矽是指在其組成中氧含量比氮含量多的物質，例如是指至少包含高於或等於50atomic%且低於或等於70atomic%的範圍內的氧、高於或等於0.5atomic%且低於或等於15atomic%的範圍內的氮、高於或等於25atomic%且低於或等於35atomic%的範圍內的矽的物質。但是，上述濃度範圍是使用拉塞福背散射光譜法(RBS：Rutherford Backscattering Spectrometry)、氫前方散射分析法(HFS：Hydrogen Forward Scattering)來進行測量時的範圍。此外，構成元素的含有比率不超過100atomic%。
在電晶體420中，基底絕緣膜436較佳為具有防止氫、水分等雜質從基板400混入到後面形成的氧化物半導體膜409的功能。因此，作為基底絕緣膜436，可以適當地使用氮化矽膜、氧化鋁膜、氧氮化矽膜、氮化鋁膜或氮氧化鋁膜等無機絕緣膜。特別較佳為使用對氫、水分等雜質和氧的兩者具有高遮斷效果(阻擋效果)的氮化矽膜。
因為基底絕緣膜438與後來形成的氧化物半導體膜409接觸，所以較佳的是，在層中(塊中)存在至少超過 化學計量組成的氧。例如，當作為基底絕緣膜438使用氧化矽膜時，使用SiO2+α(注意，α>0)的膜。
另外，為了提高後面形成的氧化物半導體膜409的平坦性，也可以對基底絕緣膜438進行平坦化處理。作為平坦化處理，例如可以進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理、乾蝕刻處理等。在此，作為蝕刻氣體，可以使用氯類氣體如氯、氯化硼、氯化矽、四氯化碳等；氟類氣體如四氟化碳、氟化硫、氟化氮等。
另外，只要確保基板400與後來設置的氧化物半導體膜409之間的絕緣性，就也可以是不設置基底絕緣膜的結構。
在本實施例中，作為基底絕緣膜436使用氮化矽膜，作為基底絕緣膜438使用氧化矽膜。
接著，在基底絕緣膜438上形成成為氧化物半導體膜409的氧化物半導體膜。
氧化物半導體膜較佳為至少包含銦(In)或鋅(Zn)。或者，較佳為包含In和Zn的兩者。另外，為了減少使用該氧化物半導體膜的電晶體的電特性偏差，除了上述元素以外，較佳為還具有一種或多種穩定劑(stabilizer)。
作為穩定劑，可以舉出鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)或鋯(Zr)等。另外，作為其他穩定劑，可以舉出鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、 鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鎦(Lu)等。
例如，作為氧化物半導體，可以使用：單元金屬氧化物的氧化銦、氧化錫、氧化鋅；二元金屬氧化物諸如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金屬氧化物諸如In-Ga-Zn氧化物、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金屬氧化物諸如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
注意，在此，例如In-Ga-Zn氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對於In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
另外，作為氧化物半導體，也可以使用以InMO3(ZnO)m(m>0，且m不是整數)表示的材料。注意，M表示選自Ga、Fe、Mn和Co中的一種金屬元素或 多種金屬元素。另外，作為氧化物半導體，也可以使用以In2SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用In：Ga：Zn=1：1：1、In：Ga：Zn=2：2：1或In：Ga：Zn=3：1：2的原子數比的In-Ga-Zn氧化物或與該組成相似的氧化物。或者，可以使用In：Sn：Zn=1：1：1、In：Sn：Zn=2：1：3或In：Sn：Zn=2：1：5的原子數比的In-Sn-Zn氧化物或與該組成相似的氧化物。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性及電特性(場效應遷移率、臨界電壓、不均勻等)而使用具有適當的組成的氧化物。另外，較佳為採用適當的載子密度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間距離以及密度等，以得到所需要的半導體特性。
例如，當使用In-Sn-Zn氧化物時可以較容易地獲得高的載子遷移率。但是，當使用In-Ga-Zn氧化物時也可以藉由降低塊體(bulk)內缺陷密度來提高載子遷移率。
注意，作為用於本實施例的氧化物半導體膜，使用能隙為高於或等於2eV，較佳為高於或等於2.5eV，更佳為高於或等於3eV的氧化物半導體膜。像這樣，藉由使用能隙寬的氧化物半導體膜，可以降低電晶體的關閉狀態電流(off-state current)。
下面，對氧化物半導體膜的結構進行說明。
注意，在本說明書中，“平行”是指兩條直線形成的角度為高於或等於-10°且低於或等於10°，因此也包括角 度為高於或等於-5°且低於或等於5°的情況。另外，“垂直”是指兩條直線形成的角度為高於或等於80°且低於或等於100°，因此也包括角度為高於或等於85°且低於或等於95°的情況。
另外，在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜大致分為單晶氧化物半導體膜和非單晶氧化物半導體膜。非單晶氧化物半導體膜包括非晶氧化物半導體膜、微晶氧化物半導體膜、多晶氧化物半導體膜及CAAC-OS膜等。
非晶氧化物半導體膜具有無序的原子排列並不具有結晶成分。其典型例子是在微小區域中也不具有結晶部而膜整體具有完全的非晶結構的氧化物半導體膜。
微晶氧化物半導體膜例如包括大於或等於1nm且小於10nm的尺寸的微晶(也稱為奈米晶)。因此，微晶氧化物半導體膜的原子排列的有序度比非晶氧化物半導體膜高。因此，微晶氧化物半導體膜的缺陷態密度低於非晶氧化物半導體膜。
CAAC-OS膜是包含多個結晶部的氧化物半導體膜之一，大部分的結晶部的尺寸為能夠容納於一邊短於100nm的立方體內的尺寸。因此，有時包括在CAAC-OS膜中的結晶部的尺寸為能夠容納於一邊短於10nm、短於5nm或短於3nm的立方體內的尺寸。CAAC-OS膜的缺陷態密度低於微晶氧化物半導體膜。下面，對CAAC-OS膜進行詳 細的說明。
在CAAC-OS膜的透射電子顯微鏡(TEM：Transmission Electron Microscope)影像中，觀察不到結晶部與結晶部之間的明確的邊界，即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子遷移率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的TEM影像(剖面TEM影像)可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的TEM影像(平面TEM影像)可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
由剖面TEM影像及平面TEM影像可知，CAAC-OS膜的結晶部具有配向性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4的結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可以確認CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於 CAAC-OS膜的被形成面或頂面的方向。
另一方面，當利用從大致垂直於c軸的方向使X線入射到樣本的in-plane法分析CAAC-OS膜時，在2θ為56°附近時出現峰值。該峰值來源於InGaZnO4結晶的(110)面。在此，將2θ固定為56°附近並在以樣本面的法線向量為軸(軸)旋轉樣本的條件下進行分析(掃描)。當該樣本是InGaZnO4的單晶氧化物半導體膜時，出現六個峰值。該六個峰值來源於相等於(110)面的結晶面。另一方面，當該樣本是CAAC-OS膜時，即使在將2θ固定為56°附近的狀態下進行掃描也不能觀察到明確的峰值。
由上述結果可知，在具有c軸配向的CAAC-OS膜中，雖然a軸及b軸的方向在結晶部之間不同，但是c軸都朝向平行於被形成面或頂面的法線向量的方向。因此，在上述剖面TEM影像中觀察到的排列為層狀的各金屬原子層相當於與結晶的ab面平行的面。
注意，結晶部在形成CAAC-OS膜或進行加熱處理等晶化處理時形成。如上所述，結晶的c軸朝向平行於CAAC-OS膜的被形成面或頂面的法線向量的方向。由此，例如，當CAAC-OS膜的形狀因蝕刻等而發生改變時，結晶的c軸不一定平行於CAAC-OS膜的被形成面或頂面的法線向量。
此外，CAAC-OS膜中的晶化度不一定均勻。例如，當CAAC-OS膜的結晶部是由CAAC-OS膜的頂面近旁的結晶成長而形成時，有時頂面附近的晶化度高於被形成面 附近的晶化度。另外，當對CAAC-OS膜添加雜質時，被添加了雜質的區域的晶化度改變，所以有時CAAC-OS膜中的晶化度根據區域而不同。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不具有c軸配向的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
在使用CAAC-OS膜的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。因此，該電晶體具有高可靠性。
注意，氧化物半導體膜例如也可以是包括非晶氧化物半導體膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種或更多的疊層膜。
另外，氧化物半導體膜也可以採用層疊有多個氧化物半導體膜的結構。例如，也可以作為氧化物半導體膜採用第一氧化物半導體膜和第二氧化物半導體膜的疊層，並且第一氧化物半導體膜和第二氧化物半導體膜分別使用不同的組成的金屬氧化物。例如，也可以作為第一氧化物半導體膜使用二元金屬氧化物、三元金屬氧化物、及四元金屬氧化物之一，而作為第二氧化物半導體膜使用與第一氧化物半導體膜不同的二元金屬氧化物、三元金屬氧化物、及四元金屬氧化物。
此外，也可以使第一氧化物半導體膜和第二氧化物半導體膜的構成元素相同，並使兩者的組成不同。例如，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：1：1，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=3：1：2。另外，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：3：2，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=2：1：3。
此時，較佳為將第一氧化物半導體膜和第二氧化物半導體膜中的離後面設置的閘極電極層401近的一側(通道一側)的氧化物半導體膜的In與Ga的含量比設定為In>Ga。另外，較佳為將離閘極電極層401遠的一側(背通道一側)的氧化物半導體膜的In與Ga的含量比設定為InGa。
此外，也可以使氧化物半導體膜具有三層結構，使第一氧化物半導體膜、第二氧化物半導體膜、及第三氧化物半導體膜的構成元素相同，並使每一個的組成不同。例如，也可以將第一氧化物半導體膜的原子數比設定為In：Ga：Zn=1：3：2，將第二氧化物半導體膜的原子數比設定為In：Ga：Zn=3：1：2，並將第三氧化物半導體膜的原子數比設定為In：Ga：Zn=1：1：1。
與In的原子數比大於Ga及Zn的氧化物半導體膜(典型的是第二氧化物半導體膜)以及Ga、Zn及In的原子數比相同的氧化物半導體膜(典型的是第三氧化物半導體膜)相比，In的原子數比小於Ga及Zn的氧化物半導 體膜(典型的是原子數比為In：Ga：Zn=1：3：2的第一氧化物半導體膜)的絕緣性高。由此，也可以離閘極電極層401近的一側設置第一氧化物半導體膜並將其用作閘極絕緣膜。另外，原子數比為In：Ga：Zn=1：3：2的第一氧化物半導體膜也可以具有非晶結構。
此外，由於第一氧化物半導體膜至第三氧化物半導體膜的構成元素相同，所以第一氧化物半導體膜與第二氧化物半導體膜的介面的陷阱能階很少。因此，藉由使氧化物半導體膜具有上述結構，可以降低電晶體的隨時間的變化及光BT壓力測試導致的臨界電壓的變動量。
在氧化物半導體中，重金屬的s軌道主要有助於載子傳導，並且藉由增加In的含率增加s軌道的重疊，由此具有In>Ga的原子數比的氧化物半導體的載子遷移率比具有InGa的原子數比的氧化物半導體高。另外，Ga的氧缺陷的形成能量比In大而Ga不容易產生氧缺陷，由此具有InGa的原子數比的氧化物半導體與具有In>Ga的原子數比的氧化物半導體相比具有穩定的特性。
藉由在通道一側使用具有In>Ga的原子數比的氧化物半導體並在背通道一側使用具有InGa的原子數比的氧化物半導體，可以進一步提高電晶體的場效應遷移率及可靠性。
另外，在氧化物半導體膜409具有疊層結構時，也可以作為第一氧化物半導體膜、第二氧化物半導體膜、及第三氧化物半導體膜使用結晶性不同的氧化物半導體膜。就 是說，也可以採用適當地組合單晶氧化物半導體膜、多晶氧化物半導體膜、非晶氧化物半導體膜或CAAC-OS膜的結構。此外，在第一氧化物半導體膜、第二氧化物半導體膜、及第三氧化物半導體膜中的任一個使用非晶氧化物半導體膜時，可以緩和氧化物半導體膜的內部應力或外部應力，降低電晶體的特性不均勻。另外，能夠進一步提高電晶體的可靠性。
氧化物半導體膜的厚度為大於或等於1nm且小於或等於100nm，較佳為大於或等於1nm且小於或等於50nm，更佳為大於或等於1nm且小於或等於30nm，進一步較佳為大於或等於3nm且小於或等於20nm。
較佳的是，在氧化物半導體膜中，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的鹼金屬或鹼土金屬的濃度為低於或等於1×1018atoms/cm3，更佳為低於或等於2×1016atoms/cm3。這是因為如下緣故：鹼金屬及鹼土金屬當與氧化物半導體接合時有時生成載子，而成為使電晶體的關態電流上升的原因。
在氧化物半導體膜中，利用二次離子質譜分析法得到的氫濃度低於1×1020atoms/cm3，較佳低於5×1019atoms/cm3，更佳低於1×1019atoms/cm3，更佳低於5×1018atoms/cm3，更佳為低於或等於1×1018atoms/cm3，更佳為低於或等於5×1017atoms/cm3，更佳為低於或等於1×1016atoms/cm3。
包含在氧化物半導體膜中的氫與接合到金屬原子的氧 起反應而成為水，同時在氧脫離的晶格(或氧脫離的部分)中形成缺陷。另外，氫的一部分與氧接合而產生作為載子的電子。在形成氧化物半導體膜的製程中，藉由儘量減少包含氫的雜質的混入，可以降低氧化物半導體膜的氫濃度。藉由將儘量去除氫實現高度純化的氧化物半導體膜用作通道形成區，可以抑制臨界電壓的負向漂移。另外，可以將在電晶體的源極與汲極之間產生的每通道寬度1μm的洩漏電流(也稱為關閉狀態電流)降低到幾yA/μm至幾zA/μm。因此，藉由使用被高度純化的氧化物半導體膜，可以提高電晶體的電特性。
氧化物半導體膜藉由濺射法、塗佈法、脈衝雷射蒸鍍法、雷射剝蝕法等形成。
在藉由濺射法形成氧化物半導體膜的情況下，作為用來產生電漿的電源裝置，可以適當地使用RF(射頻)電源裝置、AC電源裝置、DC電源裝置等。
濺射氣體適當地使用稀有氣體(典型的是氬)氛圍、氧氛圍或稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高相對於稀有氣體的氧氣體比例。
另外，根據所形成的氧化物半導體膜的組成而適當地選擇靶材，即可。
另外，在形成CAAC-OS膜時，例如使用多晶的氧化物半導體濺射用靶材且利用濺射法形成。當離子碰撞到該濺射用靶材時，有時包含在濺射用靶材中的結晶區從a-b 面劈開，即具有平行於a-b面的面的平板狀或顆粒狀的濺射粒子剝離。此時，藉由使該平板狀的濺射粒子保持結晶結構到達基板，可以形成CAAC-OS膜。
另外，為了形成CAAC-OS膜，較佳為採用如下條件。
藉由減少成膜時的雜質的混入，可以抑制雜質所導致的結晶結構的損壞。例如，降低存在於成膜室內的雜質(氫、水、二氧化碳及氮等)的濃度即可。另外，降低成膜氣體中的雜質濃度即可。明確而言，使用露點為低於或等於-80℃，較佳為低於或等於-100℃的成膜氣體。
另外，藉由增高成膜時的基板加熱溫度，在濺射粒子到達基板之後發生濺射粒子的遷移。明確而言，將基板加熱溫度設定為高於或等於100℃且低於或等於740℃，較佳為高於或等於200℃且低於或等於500℃來進行成膜。藉由增高成膜時的基板加熱溫度，當平板狀的濺射粒子到達基板時，在基板上發生遷移，使濺射粒子的平坦的面附著到基板。
另外，較佳的是，藉由增高成膜氣體中的氧比例並對功率進行最優化，減輕成膜時的電漿損傷。將成膜氣體中的氧比例設定為高於或等於30vol.%，較佳為設定為100vol.%。
以下，作為濺射用靶材的一個例子示出In-Ga-Zn氧化物靶材。
藉由將InOx粉末、GaOY粉末及ZnOZ粉末以規定的 莫耳數混合，並進行加壓處理，然後在高於或等於1000℃且低於或等於1500℃的溫度下進行加熱處理，來得到多晶的In-Ga-Zn氧化物靶材。注意，X、Y及Z為任意正數。在此，InOx粉末、GaOY粉末及ZnOZ粉末的規定的莫耳數比例如為2：2：1、8：4：3、3：1：1、1：1：1、4：2：3或3：1：2。另外，可以根據所製造的濺射用靶材適當地改變粉末的種類及其混合的莫耳數比例。
另外，也可以藉由在形成氧化物半導體膜之後進行加熱處理來實現氧化物半導體膜的脫氫化或脫水化。加熱處理的溫度典型地為高於或等於150℃且低於基板的應變點，較佳為高於或等於250℃且低於或等於450℃，更佳為高於或等於300℃且低於或等於450℃。
在氦、氖、氬、氙、氪等稀有氣體或包含氮的惰性氣體氛圍中進行加熱處理。或者，也可以在惰性氣體氛圍中進行加熱之後在氧氛圍中進行加熱。另外，上述惰性氣體氛圍及氧氛圍較佳為不包含氫、水等。處理時間是3分鐘至24小時。
藉由在形成氧化物半導體膜之後進行加熱處理，可以將氧化物半導體膜的氫濃度設定為低於1×1020atoms/cm3、低於5×1019atoms/cm3、低於1×1019atoms/cm3、低於5×1018atoms/cm3、低於或等於1×1018atoms/cm3、低於或等於5×1017atoms/cm3或低於或等於1×1016atoms/cm3。
另外，當作為基底絕緣膜438使用氧化物絕緣膜時， 有時藉由對在其上設置有氧化物半導體膜的氧化物絕緣膜進行加熱，可以對氧化物半導體膜供應氧，減少氧化物半導體膜中的氧缺陷，來改進半導體特性。也可以藉由在氧化物半導體膜和氧化物絕緣膜至少部分地接觸的狀態下進行加熱製程，對氧化物半導體膜供應氧。
接著，藉由光微影製程在氧化物半導體膜上形成遮罩，然後用該遮罩對氧化物半導體膜的一部分進行蝕刻，從而如圖2A所示那樣形成氧化物半導體膜409。然後，去除遮罩。另外，用來將氧從基底絕緣膜438供應到氧化物半導體膜409的加熱處理既可以在將氧化物半導體膜加工為島狀之前進行，又可以在將氧化物半導體膜加工為島狀之後進行。但是，較佳為加工為島狀之前進行加熱處理，因為從基底絕緣膜438到外部釋放的氧量可以減少而對氧化物半導體膜409供應更多量的氧。
另外，藉由作為氧化物半導體膜的形成方法利用印刷法，可以直接形成島狀氧化物半導體膜409。
接著，在氧化物半導體膜409上形成成為閘極絕緣膜402的絕緣膜。
作為閘極絕緣膜402的材料，較佳為使用氧化矽、氧化鎵、氧化鋁、氧氮化矽、氮氧化矽、氧化鉿或氧化鉭等氧化物絕緣膜。此外，藉由使用氧化鉿、氧化釔、矽酸鉿(HfSixOy，x>0，y>0)、添加有氮的矽酸鉿、鋁酸鉿(HfAlxOy，x>0，y>0)以及氧化鑭等High-k材料，可以降低閘極漏電流。而且，閘極絕緣膜既可以是單層結構， 又可以是疊層結構。
將閘極絕緣膜402的厚度設定為高於或等於1nm且低於或等於100nm，並可以適當地利用濺射法、MBE法、CVD法、PLD法、ALD法等。另外，還可以使用在以大致垂直於濺射用靶材表面的方式設置有多個基板表面的狀態下進行成膜的濺射裝置形成閘極絕緣膜。
另外，因為與基底絕緣膜438同樣閘極絕緣膜402也接觸於氧化物半導體膜，所以較佳的是，在層中(塊中)存在至少超過化學計量組成的量的氧。
在本實施例中，利用CVD法形成20nm厚的氧氮化矽膜。
接著，在閘極絕緣膜402上形成閘極電極層401，以該閘極電極層為遮罩對閘極絕緣膜進行蝕刻，並使氧化物半導體膜的一部分露出。至此，成為圖2A所示的結構。
閘極電極層401的材料可以使用鉬、鈦、鉭、鎢、鋁、銅、鉻、釹、鈧等金屬材料或以它們中的任一種為主要成分的合金材料形成。此外，作為閘極電極層401，也可以使用以添加磷等雜質元素的多晶矽膜為代表的半導體膜、鎳矽化物等矽化物膜。再者，也可以應用銦錫氧化物、鎢銦氧化物、鎢銦鋅氧化物、鈦銦氧化物、鈦銦錫氧化物、銦鋅氧化物、矽銦錫氧化物等導電材料。此外，也可以採用上述導電材料與上述金屬材料的疊層結構。
另外，作為與閘極絕緣膜402接觸的閘極電極層401中的一層，可以使用包含氮的金屬氧化物膜，明確地說， 包含氮的In-Ga-Zn氧化物膜、包含氮的In-Sn氧化物膜、包含氮的In-Ga氧化物膜、包含氮的In-Zn氧化物膜、包含氮的Sn氧化物膜、包含氮的In氧化物膜以及金屬氮化膜(InN、SnN等)。由於這些膜具有5eV或更高的功函數，或者具有5.5eV或更高的功函數，所以當將該膜用作閘極電極層時，可以使電晶體的臨界電壓成為正值，而可以實現所謂的常關型(normally-off)的切換元件。
閘極電極層401的厚度較佳為高於或等於50nm且低於或等於300nm。在本實施例中，藉由利用濺射法形成厚度為30nm的氮化鉭和厚度為200nm的鎢的疊層。
在形成閘極電極層401之後，以閘極電極層401為遮罩對閘極絕緣膜402進行蝕刻而使氧化物半導體膜409的一部分露出。
接著，在氧化物半導體膜409、閘極絕緣膜402及閘極電極層401上以接觸於氧化物半導體膜的露出的區域的方式形成氮化矽膜407。藉由形成氮化矽膜407，對氧化物半導體膜409的接觸於氮化矽膜407的區域(也可以說藉由對閘極絕緣膜402進行蝕刻而露出的區域)添加氮，來形成低電阻區404a及低電阻區404b。此外，對氧化物半導體膜409的不露出的區域(也可以說重疊於閘極電極層401及閘極絕緣膜402的區域)不添加氮而形成通道形成區403。
可以藉由利用電漿CVD法或濺射法形成氮化矽膜407。作為成膜氣體可以使用矽烷(SiH4)及氮(N2)的 混合氣體或矽烷(SiH4)、氮(N2)及氨(NH3)的混合氣體。
為了降低從氮化矽膜407釋放的氫分子的脫離量，較佳為盡可能減少成膜氣體中的氨的流量比。例如，成膜氣體中的氨的流量比較佳為氮的流量比的0.1倍或更低，更佳為0.05倍或更低，進一步較佳為0.02倍或更低(換言之，成膜氣體中的氮的流量比較佳為氨的流量比的10倍或更高，更佳為20倍或更高，進一步較佳為50倍或更高)。
在作為成膜氣體使用氨的情況下，在成膜時，容易由解離的氨切斷矽烷中的矽原子和氫原子的接合及氮中的氮原子的三鍵。因此，在成膜時促進矽烷或氮的分解，而可以形成緻密的氮化矽膜。藉由形成緻密的氮化矽膜，可以防止氫、水分等從外部混入到氧化物半導體膜。因此，為了提高半導體裝置的可靠性，形成上述氮化矽膜時的氨的流量較佳是促進矽烷的分解並能夠抑制氫分子的脫離量的程度的量。
此外，在進行成膜時，也可以設定在將基板放在氮電漿氛圍下的狀態下不供應成膜氣體的時間。藉由將基板放在氮電漿氛圍下，對氧化物半導體膜的露出的部分添加氮，有時可以進一步降低電阻。
此外，氮化矽膜407具有不使氫、水分、羥基或氫化物(也稱為氫化合物)等雜質和氧的兩者經過膜的遮斷效果。因此，氮化矽膜在其製程中及製程之後防止成為變動 要因的氫、水分等雜質混入到氧化物半導體膜中並用作防止氧化物半導體膜的主要成分材料的氧擴散到外部的保護膜。
另外，為了對氧化物半導體膜409添加氮，也可以在設置氮化矽膜407之後進行加熱處理。藉由進行加熱處理，可以將氮從氮化矽膜407添加到氧化物半導體膜409。
接著，在氮化矽膜407上形成層間絕緣膜411。層間絕緣膜411可以使用與基底絕緣膜436相同的材料及方法形成。注意，不一定必須設置層間絕緣膜411。
接著，藉由對重疊於氮化矽膜407及層間絕緣膜411的低電阻區404a及低電阻區404b的區域的一部分進行蝕刻，形成到達低電阻區404a及低電阻區404b的開口部。開口部藉由進行使用遮罩等的選擇性的蝕刻而形成。也可以採用乾蝕刻、濕蝕刻或兩者的組合來形成開口部。另外，該開口部到達低電阻區404a及低電阻區404b即可，而對其形狀沒有特別的限制。
接著，藉由在該開口部中形成導電材料，形成源極電極層405a及汲極電極層405b(參照圖2C)。源極電極層405a及汲極電極層405b可以使用與上述閘極電極層401相同的材料及方法製造。
可以藉由上述製程製造電晶體420。
在本實施例所示的電晶體中，藉由在氧化物半導體膜上形成氮化矽膜，對氧化物半導體膜添加氮，來可以在氧 化物半導體膜409中形成低電阻區。此外，由於在該低電阻區中氧化物半導體膜電連接於源極電極層及汲極電極層，所以氧化物半導體膜與源極電極層及汲極電極層之間的接觸電阻被降低。因此，可以製造導通特性優良且電特性良好的半導體裝置。
另外，在用作層間絕緣膜的氮化矽膜407的成膜製程中，可以對氧化物半導體膜409添加氮來形成低電阻區404a及低電阻區404b，由此可以提高電晶體420的導通特性，而不使製程複雜化。
此外，氮化矽膜407是氫濃度被降低且氫分子的脫離量少的膜。由此，可以防止氫、水分等雜質從氮化矽膜407混入到氧化物半導體膜409。另外，該氮化矽膜是具有能夠防止氫、水分從外部混入的阻擋性的膜。因此，可以防止氫、水分等雜質從外部混入。由此，可以製造具有穩定的電特性並具有高可靠性的半導體裝置。
雖然在形成低電阻區404a及低電阻區404b時藉由利用氮化矽膜407的成膜製程添加氮，但是也可以組合這些製程而進行使氧化物半導體膜低電阻化的雜質元素的添加製程。藉由添加雜質元素，可以進一步降低低電阻區404a及低電阻區404b的電阻。
但是，在對成膜後的氧化物半導體膜409添加雜質元素時，有時在添加區域中結晶性會下降。例如，在作為CAAC-OS膜的氧化物半導體膜409中，當進行成膜時的氮添加製程和雜質元素的添加製程形成低電阻區404a及 低電阻區404b時，有時低電阻區404a及低電阻區404b成為非晶結構(或者，具有許多非晶結構的狀態)。此時，有時在氧化物半導體膜409中，通道形成區403為CAAC-OS膜，低電阻區404a及低電阻區404b成為非晶膜(或者，具有許多非晶結構的膜)。
作為雜質元素的添加方法，可以使用離子植入法或離子摻雜法等。
作為添加的雜質元素，可以使用磷、硼、氮、砷、氬、鋁或包含上述元素的分子離子等。這些元素的劑量較佳為1×1013ions/cm2至5×1016ions/cm2。此外，當作為雜質元素添加磷時，加速電壓較佳為0.5kV至80kV。
另外，也可以多次進行對氧化物半導體膜409添加雜質元素的處理。在多次進行對氧化物半導體膜409添加雜質元素的處理的情況下，作為雜質元素，既可以在多次添加處理中的每次處理中都使用相同的雜質元素，也可以在進行每次處理時改變雜質元素。
另外，雜質元素的添加既可以在形成成為氧化物半導體膜409的氧化物半導體膜之後進行，又可以在將氧化物半導體膜加工為島狀的氧化物半導體膜409之後進行。另外，既可以在形成成為閘極絕緣膜402的絕緣膜之後進行，又可以在形成閘極絕緣膜402而使氧化物半導體膜的一部分露出的狀態下進行。此外，也可以在形成氮化矽膜407之後進行。當在閘極絕緣膜402或氮化矽膜407覆蓋氧化物半導體膜409的狀態下添加雜質元素時，由於是透 過閘極絕緣膜402或氮化矽膜407來添加雜質元素，所以氧化物半導體膜409的損傷很少。
另外，由於非晶結構的氧化物半導體膜容易從CAAC-OS膜等具有結晶性的氧化物半導體膜吸收成為施體的雜質如氫等，所以在夾著通道形成區403的低電阻區具有非晶結構時有時該雜質從通道形成區403被吸收(也可以稱為吸雜)，而可以提高電晶體420的電特性。
此外，雖然未圖示，但是也可以在電晶體420上還設置絕緣膜。作為絕緣膜，典型地可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等無機絕緣膜的單層或疊層。
也可以在形成絕緣膜之後還進行加熱製程。例如，在大氣中，以高於或等於100℃且低於或等於200℃進行大於或等於1小時且小於或等於30小時的加熱製程。該加熱製程既可以保持一定的加熱溫度進行，又可以反復地進行從室溫到高於或等於100℃且低於或等於200℃的加熱溫度的升溫和從加熱溫度到室溫的降溫。
此外，為了減少電晶體420所引起的表面凹凸，也可以形成平坦化絕緣膜。作為平坦化絕緣膜，可以使用聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯類樹脂等有機材料。此外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)等。另外，也可以層疊多個由上述材料形成的絕緣膜來形成平坦化絕緣膜。
注意，本實施例所示的電晶體不侷限於上述結構。例如，如圖3的電晶體430所示，也可以採用在形成氮化矽膜407之前形成接觸於氧化物半導體膜409的源極電極層405a及汲極電極層405b的結構。
在形成氮化矽膜407之前形成源極電極層405a及汲極電極層405b的情況下，當形成氮化矽膜407時對重疊於源極電極層405a及汲極電極層405b的區域的氧化物半導體膜409不進行氮的添加，由此電阻不被降低而形成具有與通道形成區403相同的電阻的區域403a及區域403b。
另外，在圖3所示的電晶體430中，由於接觸於源極電極層405a及汲極電極層405b的氧化物半導體膜409的端部不被低電阻化，所以寄生通道的產生被降低。另外，由於在通道形成區403與源極電極層405a及汲極電極層405b之間形成有低電阻區404a及低電阻區404b，所以可以降低通道形成區403與源極電極層405a及汲極電極層405b之間的電阻而可以使電晶體430的電特性良好。
此外，為了重視電晶體430的導通特性而降低源極電極層405a及汲極電極層405b與區域403a及區域403b之間的電阻，在形成源極電極層405a及汲極電極層405b之前對氧化物半導體膜409添加雜質元素即可。藉由添加雜質元素，可以降低重疊於源極電極層405a及汲極電極層405b的區域403a及403b的電阻。此時，由於對低電阻區404a及低電阻區404b也添加雜質元素，所以進一步降 低低電阻區404a及低電阻區404b的電阻。
本實施例可以與其他實施例適當地組合。
實施例2
在本實施例中，說明與實施例1不同的本發明的一個實施例的電晶體。另外，在本實施例中，與實施例1相同的部分由相同的元件符號表示而省略詳細的說明。
圖4A和圖4B示出本實施例的一個實施例的電晶體520。圖4A是電晶體520的俯視圖，圖4B是沿圖4A所示的點劃線C-D的剖面圖。
電晶體520包括：基板400上的基底絕緣膜436及基底絕緣膜438；基底絕緣膜438上的氧化物半導體膜509；氧化物半導體膜509上的閘極絕緣膜402；閘極絕緣膜402上的閘極電極層401；接觸於閘極絕緣膜402及閘極電極層401的側面的側壁絕緣膜413a及側壁絕緣膜413b；氧化物半導體膜509、閘極電極層401、側壁絕緣膜413a及側壁絕緣膜413b上的層間絕緣膜411及層間絕緣膜414；以及在設置在層間絕緣膜411及層間絕緣膜414中的開口部中接觸於氧化物半導體膜509的源極電極層405a及汲極電極層405b。
側壁絕緣膜413a及側壁絕緣膜413b藉由使用與實施例1所示的氮化矽膜407相同的條件形成的氮化矽膜來形成。
氧化物半導體膜509包括：重疊於閘極電極層401的 通道形成區403；夾著通道形成區403分別重疊於側壁絕緣膜413a及側壁絕緣膜413b的第一低電阻區406a及第一低電阻區406b；以及夾著第一低電阻區406a及第一低電阻區406b分別電連接於源極電極層405a及汲極電極層405b的第二低電阻區408a及第二低電阻區408b。
藉由形成成為側壁絕緣膜413a及側壁絕緣膜413b的氮化矽膜，第一低電阻區406a、第一低電阻區406b、第二低電阻區408a及第二低電阻區408b被添加氮而其電阻被降低。
再者，由於以閘極電極層401、側壁絕緣膜413a及側壁絕緣膜413b為遮罩對第二低電阻區408a及第二低電阻區408b添加使導電率降低的雜質元素，所以與第一低電阻區406a、第一低電阻區406b相比電阻被降低。
因此，第一低電阻區406a及第一低電阻區406b用作LDD(Lightly Doped Drain)區。藉由設置LDD區，可以降低關閉狀態電流或提高電晶體的耐壓(提高可靠性)。
另外，由於對第一低電阻區406a及第一低電阻區406b不添加雜質元素421，所以第一低電阻區406a及第一低電阻區406b是結晶半導體膜、CAAC-OS膜等具有結晶(或者，結晶結構多於非晶結構)狀態的膜。
此外，與通道形成區403、第一低電阻區406a及第一低電阻區406b相比，有時因雜質元素的添加而使第二低電阻區408a及第二低電阻區408b中的非晶成分比率大於結晶成分的比率。由於非晶結構的氧化物半導體膜容易 從CAAC-OS膜等具有結晶性的氧化物半導體膜吸收成為施體的雜質如氫等，所以第二低電阻區408a及第二低電阻區408b從通道形成區403、第一低電阻區406a及第一低電阻區406b吸收(也可以稱為吸雜)該雜質，而可以提高電晶體520的電特性。此外，由於在吸收雜質元素而雜質元素濃度得到提高的第二低電阻區408a及第二低電阻區408b與通道形成區403之間設置有第一低電阻區406a及第一低電阻區406b，所以通道形成區403不接觸於雜質元素的濃度高的區域。由此，可以提高電晶體520的可靠性。
接著，參照圖5A至圖5C說明電晶體520的製造方法。注意，與實施例1相同的部分省略詳細說明。
圖5A所示的半導體裝置對應於圖2B所示的半導體裝置。因此，圖5A所示的半導體裝置的製造方法可以參照實施例1的記載。注意，在此步驟中，當形成氮化矽膜407時對氧化物半導體膜409添加氮，藉由對接觸於氮化矽膜407的區域添加氮而使其電阻被降低，由此氧化物半導體膜409包括低電阻區404a、低電阻區404b、夾在低電阻區404a及低電阻區404b之間的通道形成區403。
接著，對氮化矽膜407進行各向異性蝕刻來使氧化物半導體膜409的一部分露出。另外，各向異性蝕刻進行直到閘極電極層401的頂面露出，即可。在藉由各向異性蝕刻使閘極電極層401露出的步驟中，氮化矽膜殘留在閘極電極層401及閘極絕緣膜402的側部。因此，藉由在此步 驟中停止蝕刻，可以以自對準的方式形成側壁絕緣膜413a及側壁絕緣膜413b，而不使用遮罩。藉由不使用遮罩地製造側壁絕緣膜413a及側壁絕緣膜413b，降低遮罩的數量，而可以降低製造成本。
接著，以閘極電極層401、側壁絕緣膜413a及側壁絕緣膜413b為遮罩對氧化物半導體膜409添加雜質元素421。作為雜質元素421的添加方法，可以使用離子植入法或離子摻雜法等。
作為添加的雜質元素，可以使用磷、硼、氮、砷、氬、鋁或包含上述元素的分子離子等。這些元素的劑量較佳為1×1013ions/cm2至5×1016ions/cm2。此外，當作為雜質元素添加磷時，加速電壓較佳為0.5kV至80kV。
另外，也可以多次進行對氧化物半導體膜409添加雜質元素的處理。在多次進行對氧化物半導體膜409添加雜質元素的處理的情況下，作為雜質元素，既可以在多次添加處理中的每次處理中都使用相同的雜質元素，也可以在進行每次處理時改變雜質元素。
在此，藉由添加雜質元素421，降低低電阻區404a及低電阻區404b的露出的區域(不重疊於閘極電極層401、側壁絕緣膜413a及側壁絕緣膜413b的區域)的電阻。因此，在此氧化物半導體膜509包括：通道形成區403；因形成氮化矽膜時的氮的添加而其電阻被降低的第一低電阻區406a及第一低電阻區406b；以及因形成氮化矽膜時的氮的添加及雜質元素421的添加而其電阻被降低 的第二低電阻區408a及第二低電阻區408b(參照圖5B)。
第一低電阻區406a、第一低電阻區406b、第二低電阻區408a及第二低電阻區408b是在形成氮化矽膜407時被添加氮而其電阻被降低的區域。再者，第二低電阻區408a及第二低電阻區408b是藉由添加雜質元素421來與第一低電阻區406a及第一低電阻區406b相比降低其電阻的電阻低的區域。
此外，當添加雜質元素421時，也可以藉由調整雜質元素的加速電壓，而使在氧化物半導體膜509的重疊於側壁絕緣膜413a及側壁絕緣膜413b的區域(第一低電阻區406a及第一低電阻區406b)中透過側壁絕緣膜413a及側壁絕緣膜413b而添加雜質元素。藉由對第一低電阻區406a及第一低電阻區406b也添加雜質元素，可以進一步降低第一低電阻區406a與第一低電阻區406b之間的電阻。此外，在對第一低電阻區406a及第一低電阻區406b也添加雜質元素時，第二低電阻區408a及第二低電阻區408b也可以添加多於第一低電阻區406a及第一低電阻區406b的雜質元素。
接著，在氧化物半導體膜509、側壁絕緣膜413a、側壁絕緣膜413b及閘極電極層401上形成層間絕緣膜411及層間絕緣膜414。層間絕緣膜411及層間絕緣膜414可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜或氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽 膜、氮氧化鋁膜等的無機絕緣膜的單層或疊層。層間絕緣膜411和層間絕緣膜414既可以是不同的膜，又可以是相同的膜。在此，為了對氧化物半導體膜509供應氧，作為層間絕緣膜411使用添加多於化學計量組成的過剩的氧的氧化矽膜，並作為層間絕緣膜414使用氮化矽膜，該氮化矽膜具有防止氫、水等雜質從外部混入到氧化物半導體膜的阻擋性。
接著，在層間絕緣膜411及層間絕緣膜414中形成分別到達第二低電阻區408a及第二低電阻區408b的開口部，並在該開口部中使用導電材料形成源極電極層405a及汲極電極層405b(參照圖5C)。
由於在第二低電阻區408a及第二低電阻區408b中源極電極層405a及汲極電極層405b接觸於氧化物半導體膜509，所以可以降低氧化物半導體膜509與源極電極層405a及汲極電極層405b之間的接觸電阻。
在此，由於第一低電阻區406a及第一低電阻區406b用作LDD區，所以可以降低關閉狀態電流或提高電晶體的耐壓(提高可靠性)。
可以藉由上述製程製造電晶體520。
在本實施例所示的電晶體中，藉由在氧化物半導體膜、閘極絕緣膜及閘極電極層上形成氮化矽膜，在氧化物半導體膜的接觸於氮化矽膜的區域中擴散氮而形成低電阻區。由於在該低電阻區中氧化物半導體膜電連接於源極電極層及汲極電極層，所以可以降低源極電極層及汲極電極 層與氧化物半導體膜之間的接觸電阻。
此外，該氮化矽膜是氫濃度被降低且氫分子的脫離量少的膜。由此，可以防止成為氧化物半導體膜的劣化要因的氫、水分等雜質從氮化矽膜混入到氧化物半導體膜。另外，該氮化矽膜是具有能夠防止氫、水分從外部混入的阻擋性的膜。因此，可以防止氫、水分等雜質從外部混入。由此，可以製造具有穩定的電特性並具有高可靠性的半導體裝置。
再者，在本實施例所示的半導體裝置中，藉由以閘極電極層及側壁絕緣膜為遮罩添加雜質元素，可以以自對準的方式形成LDD區。藉由設置LDD區，可以降低電晶體的關閉狀態電流或提高電晶體的耐壓(提高可靠性)。
注意，本實施例所示的電晶體不侷限於上述結構。例如，如圖6A的電晶體530所示，也可以採用使氧化物半導體膜509不藉由設置在層間絕緣膜411中的開口部而接觸於源極電極層405a及汲極電極層405b的結構。此外，也可以在閘極電極層401上形成絕緣膜412。
電晶體530的製造方法如下：形成氧化物半導體膜，在氧化物半導體膜509上形成閘極絕緣膜402及閘極電極層401，藉由形成氮化矽膜對氧化物半導體膜509添加氮來降低電阻，對該氮化矽膜進行各向異性蝕刻，由此形成側壁絕緣膜413a及側壁絕緣膜413b。然後，形成源極電極層405a及汲極電極層405b，以閘極電極層401、側壁絕緣膜413a、側壁絕緣膜413b、源極電極層405a及汲極 電極層405b為遮罩對氧化物半導體膜509添加雜質元素。
因此，電晶體530的氧化物半導體膜509包括：重疊於閘極電極層401的通道形成區403；夾著通道形成區403重疊於側壁絕緣膜413a及側壁絕緣膜413b的第一低電阻區406a及第一低電阻區406b；夾著第一低電阻區406a及第一低電阻區406b的第二低電阻區408a及第二低電阻區408b，該第二低電阻區408a及第二低電阻區408b藉由雜質元素的添加處理其電阻與第一低電阻區406a及第一低電阻區406b相比被降低；以及夾著第二低電阻區408a及第二低電阻區408b接觸於源極電極層405a及汲極電極層405b的第三低電阻區410a及第三低電阻區410b。
在電晶體530中，由於電連接於源極電極層405a及汲極電極層405b的氧化物半導體膜509的端部不被低電阻化，所以寄生通道的產生被降低。此外，當重視電晶體530的導通特性時，也可以藉由在形成源極電極層405a及汲極電極層405b之前添加雜質元素來添加重疊於源極電極層405a及汲極電極層405b的第三低電阻區410a及第三低電阻區410b。
另外，如圖6B的電晶體540所示，本實施例的另一個實施例的半導體裝置也可以採用如下結構：在閘極電極層401上包括絕緣膜412，源極電極層405a及汲極電極層405b接觸於側壁絕緣膜413a及側壁絕緣膜413b的側 面，並且以覆蓋氧化物半導體膜409的方式形成。
作為電晶體540的製造方法，藉由與電晶體520相同的方法形成側壁絕緣膜413a及側壁絕緣膜413b，然後在氧化物半導體膜509、閘極電極層401、側壁絕緣膜413a及側壁絕緣膜413b上形成成為源極電極層405a及汲極電極層405b的導電膜及成為層間絕緣膜411的絕緣膜。藉由去除該導電膜及絕緣膜的重疊於閘極電極層401的區域，分離該導電膜，來可以以自對準的方式形成源極電極層405a及汲極電極層405b。
為了去除導電膜及絕緣膜，可以利用化學機械拋光處理、各向異性蝕刻等。
藉由使用設置在閘極電極層401上的絕緣膜412，可以確保閘極電極層401與源極電極層405a及汲極電極層405b之間的絕緣性。
本實施例可以與其他實施例適當地組合而實施。
實施例3
在本實施例中，參照圖7至圖8B說明使用實施例1及實施例2所示的電晶體的半導體裝置的一個例子。
圖7示出本實施例所示的半導體裝置的剖面圖的一部分。注意，圖7所示的剖面圖是一個例子，而本實施例所示的半導體裝置的結構不侷限於此。
圖7所示的半導體裝置在其下部使用包括第一半導體材料的電晶體160，並且在其上部使用包括第二半導體材 料的電晶體162。電晶體162可以具有與實施例1及實施例2所示的電晶體相同的結構。在此，作為電晶體162使用實施例1所示的電晶體。
在此，第一半導體材料和第二半導體材料較佳為具有不同能隙的材料。例如，可以將氧化物半導體以外的半導體材料(矽等)用於第一半導體材料，並且將氧化物半導體用於第二半導體材料。使用氧化物半導體以外的材料的電晶體容易進行高速工作。另一方面，使用氧化物半導體的電晶體由於其特性而能夠長時間地保存電荷，由此可以降低耗電量。
圖7中的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100上的基底絕緣膜102；基底絕緣膜102上的半導體層116；半導體層116上的閘極絕緣膜108；閘極絕緣膜108上的閘極電極層110；閘極絕緣膜108上的接觸於閘極電極層110的側面的側壁絕緣膜120a及側壁絕緣膜120b；覆蓋半導體層116、閘極絕緣膜108、閘極電極層110、側壁絕緣膜120a及側壁絕緣膜120b的絕緣膜125、絕緣膜131及絕緣膜133的疊層；以及藉由設置在絕緣膜125、絕緣膜131及絕緣膜133中的開口部接觸於半導體層116的源極電極層124a及汲極電極層124b。
此外，為了實現高積體化，較佳為採用在電晶體160中不包括側壁絕緣膜120a及側壁絕緣膜120b的結構。另一方面，在重視電晶體160的特性時，如圖7所示，可以 設置側壁絕緣膜120a及側壁絕緣膜120b。
在電晶體160上設置有絕緣膜135。在絕緣膜135上設置有絕緣膜137，在絕緣膜137中設置有導電層141a及導電層141b。導電層141a在設置在絕緣膜135中的開口部中電連接於電晶體160的汲極電極層124b。
在絕緣膜137上設置有絕緣膜151、絕緣膜153及絕緣膜155。作為絕緣膜151及絕緣膜153較佳為使用具有阻擋性的膜，以防止對電晶體162添加起因於電晶體160的雜質。例如，也可以採用作為絕緣膜151使用包含氧化矽的膜並作為絕緣膜153使用包含氮化矽的膜的結構。絕緣膜155是為了提高後面形成的氧化物半導體膜144的平坦性而對氧化物半導體膜供應氧的膜。因此，較佳的是，作為絕緣膜155使用包含多於化學計量組成的氧的氧化矽膜等並藉由CMP處理等提高膜的平坦性。
在絕緣膜155上形成有電晶體162。電晶體162是使用實施例1所示的氧化物半導體的電晶體。電晶體162所包括的氧化物半導體膜144藉由進行以閘極電極層148為遮罩的雜質元素的添加處理和設置在氧化物半導體膜144上的氮化矽膜143的成膜來被低電阻化。因此，氧化物半導體膜144包括低電阻區144a、低電阻區144b、低電阻區144c、低電阻區144d及通道形成區144e。注意，雜質元素的添加處理在形成閘極電極層148之後且形成氮化矽膜143之前進行。
在低電阻區144a至低電阻區144d中，以閘極電極層 148為遮罩添加雜質元素。由此，低電阻區144a至低電阻區144d的雜質元素的濃度比通道形成區144e高。藉由使雜質元素的濃度增加，會增加氧化物半導體膜144中的載子密度，在佈線層與氧化物半導體膜之間可以實現良好的歐姆接觸，來提高電晶體的開啟狀態電流及場效應遷移率。
此外，低電阻區144c及低電阻區144d藉由進行形成在氧化物半導體膜144上的氮化矽膜143的成膜而被添加氮，來降低電阻。因此，低電阻區144c及低電阻區144d的電阻比低電阻區144a及低電阻區144b低。
在電晶體162中，藉由形成接觸於氧化物半導體膜的氮化矽膜，對氧化物半導體膜添加氮，來在氧化物半導體膜144中可以形成低電阻區144c及低電阻區144d。因此，可以製造導通特性優良且電特性良好的電晶體，而可以實現半導體裝置的高速回應及高速動作。
另外，該氮化矽膜是氫濃度被降低並具有能夠防止氫、水分從外部混入的阻擋性的膜。因此，可以製造防止成為氧化物半導體膜的劣化要因的氫、水分等雜質混入，具有穩定的電特性，並具有高可靠性的半導體裝置。
電晶體162包括：上述氧化物半導體膜144；氧化物半導體膜144上的閘極絕緣膜146；閘極絕緣膜146上的閘極電極層148；分別接觸於氧化物半導體膜144的低電阻區144a及低電阻區144b的源極電極層142a及汲極電極層142b；以及覆蓋氧化物半導體膜144、源極電極層 142a、汲極電極層142b、閘極絕緣膜146及閘極電極層148的氮化矽膜143。此外，源極電極層142a在設置在絕緣膜151、絕緣膜153及絕緣膜155中的開口部中電連接於導電層141a。
在電晶體162上設置有絕緣膜147及絕緣膜149的疊層。作為絕緣膜147及絕緣膜149，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜、氧化鉿膜、氧化鎵膜、氮化矽膜、氮化鋁膜、氮氧化矽膜、氮氧化鋁膜等無機絕緣膜。絕緣膜147和絕緣膜149既可以是相同的膜，又可以是不同的膜。
在絕緣膜147及絕緣膜149上設置有佈線層145，該佈線層145在設置在絕緣膜147及絕緣膜149中的開口部中電連接於源極電極層142a。在佈線層145上設置有絕緣膜157，並在絕緣膜157上設置有佈線層159，該佈線層159在設置在絕緣膜157中的開口部中電連接於佈線層145。
作為使用本說明書所示的電晶體的半導體裝置的例子，圖8A及圖8B示出作為邏輯電路的NOR型電路及NAND型電路。圖8A示出NOR型電路，圖8B示出NAND型電路。
在圖8A及圖8B所示的NOR型電路及NAND型電路中，電晶體201、202、211及214是p通道型電晶體，這些電晶體是具有與圖7所示的電晶體160相同的結構的電晶體。電晶體203、204、212及213是n通道型電晶體， 這些電晶體是具有與圖7所示的電晶體162或實施例1及實施例2所示的電晶體相同的結構的電晶體。
在本實施例所示的半導體裝置中，作為電晶體162藉由應用將氧化物半導體用於其通道形成區的關態電流極小的電晶體，可以充分降低耗電量。另外，藉由使用實施例1及實施例2所示的電晶體，降低氧化物半導體膜與源極電極層及汲極電極層之間的接觸電阻。由於上述電晶體的導通特性良好，所以能夠進行半導體裝置的高速回應及高速動作。
另外，藉由層疊使用不同的半導體材料的半導體元件，可以提供實現微型化及高積體化且具有穩定的高電特性的半導體裝置及該半導體裝置的製造方法。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而實施。
實施例4
在本實施例中，參照圖式說明如下半導體裝置(記憶體裝置)的一個例子，該半導體裝置(記憶體裝置)使用本說明書所示的電晶體，即使在沒有電力供應的情況下也能夠保存所儲存的資料，並且對寫入次數也沒有限制。
圖9A是示出本實施例的半導體裝置的電路圖。
圖9A所示的電晶體260可以應用與圖7所示的電晶體160相同的結構，而容易實現高速動作。另外，電晶體262可以應用與圖7所示的電晶體162、實施例1或實施 例2所示的電晶體相同的結構，因其特性而可以長時間保存電荷。
注意，雖然在本實施例中說明上述電晶體都是n通道型電晶體的情況，但是作為用於本實施例所示的半導體裝置的電晶體，也可以使用p通道型電晶體。
在圖9A中，第一佈線(1st Line)與電晶體260的源極電極層電連接，第二佈線(2nd Line)與電晶體260的汲極電極層電連接。另外，第三佈線(3rd Line)與電晶體262的源極電極層和汲極電極層中的一個電連接，第四佈線(4th Line)與電晶體262的閘極電極層電連接。並且，電晶體260的閘極電極層以及電晶體262的源極電極層和汲極電極層中的另一個與電容器164的一個電極電連接，第五佈線(5th Line)與電容器164的另一個電極電連接。
在圖9A所示的半導體裝置中，藉由有效地利用能夠保持電晶體260的閘極電極層的電位的特徵，可以如以下所示那樣進行資料的寫入、保持以及讀出。
對資料的寫入及保持進行說明。首先，將第四佈線的電位設定為使電晶體262導通的電位，使電晶體262導通。由此，對電晶體260的閘極電極層和電容器164施加第三佈線的電位。也就是說，對電晶體260的閘極電極層施加規定的電荷(寫入)。在此，施加賦予兩種不同電位位準的電荷(以下，稱為相當於Low位準的電荷、相當於High位準的電荷)中的任一種。然後，藉由將第四佈 線的電位設定為使電晶體262關閉的電位，使電晶體262關閉，保存對電晶體260的閘極電極層施加的電荷(保持)。
因為電晶體262的關閉狀態電流極小，所以電晶體260的閘極電極層的電荷被長時間地保存。
接著，對資料的讀出進行說明。當在對第一佈線施加規定的電位(恆電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，第二佈線根據保存在電晶體260的閘極電極層的電荷量而取不同的電位。這是因為如下緣故：一般而言，在電晶體260為n通道型的情況下，對電晶體260的閘極電極層施加相當於High位準的電荷時的外觀上的臨界值Vth_H低於對電晶體260的閘極電極層施加相當於Low位準的電荷時的外觀上的臨界值Vth_L。在此，外觀上的臨界電壓是指為了使電晶體260導通所需要的第五佈線的電位。因此，藉由將第五佈線的電位設定為Vth_H和Vth_L之間的電位V0，可以辨別施加到電晶體260的閘極電極層的電荷。例如，在寫入中，當被供應相當於High位準的電荷時，如果第五佈線的電位為V0(>Vth_H)，電晶體260則導通。當被供應相當於Low位準的電荷時，即使第五佈線的電位為V0(<Vth_L)，電晶體260也維持“關閉狀態”。因此，藉由辨別第二佈線的電位可以讀出所保存的資料。
注意，當將記憶單元配置為陣列狀時，需要唯讀出所希望的記憶單元的資料。像這樣，當不讀出資料時，對第 五佈線施加不管閘極電極層的狀態如何都使電晶體260關閉的電位，也就是小於Vth_H的電位，即可。或者，對第五佈線施加不管閘極電極層的狀態如何都使電晶體260導通的電位，也就是大於Vth_L的電位，即可。
圖9B示出與圖9A不同的記憶體裝置的結構的一個實施例。圖9B示出半導體裝置的電路結構的一個實施例，圖9C是示出半導體裝置的一個實施例的示意圖。首先對圖9B所示的半導體裝置進行說明，接著對圖9C所示的半導體裝置進行說明。
在圖9B所示的半導體裝置中，位元線BL與電晶體262的源極電極層或汲極電極層電連接，字線WL與電晶體262的閘極電極層電連接，電晶體262的源極電極層或汲極電極層與電容器254的第一端子電連接。
使用氧化物半導體的電晶體262具有關閉狀態電流極小的特徵。因此，藉由關閉電晶體262，可以極長時間地保存電容器254的第一端子的電位(或累積在電容器254中的電荷)。
接著，說明對圖9B所示的半導體裝置(記憶單元250)進行資料的寫入及保持的情況。
首先，藉由將字線WL的電位設定為使電晶體262導通的電位，使電晶體262導通。由此，將位元線BL的電位施加到電容器254的第一端子(寫入)。然後，藉由將字線WL的電位設定為使電晶體262關閉的電位，來使電晶體262關閉，由此保存電容器254的第一端子的電位 (保持)。
由於電晶體262的關閉狀態電流極小，所以可以長時間地保存電容器254的第一端子的電位(或累積在電容器中的電荷)。
接著，對資料的讀出進行說明。當電晶體262導通時，處於浮動狀態的位元線BL與電容器254互相電連接，於是，在位元線BL與電容器254之間電荷被再次分配。結果，位元線BL的電位產生變化。位元線BL的電位的變化量根據電容器254的第一端子的電位(或累積在電容器254中的電荷)而取不同的值。
例如，在以V為電容器254的第一端子的電位，以C為電容器254的電容，以CB為位元線BL所具有的電容成分(以下也稱為位元線電容)，並且以VB0為再次分配電荷之前的位元線BL的電位的條件下，再次分配電荷之後的位元線BL的電位為(CB×VB0+C×V)/(CB+C)。因此，作為記憶單元250的狀態，當電容器254的第一端子的電位為V1和V0(V1>V0)的兩個狀態時，保持電位V1時的位元線BL的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的位元線BL的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由比較位元線BL的電位與預定的電位，可以讀出資料。
如上所述，圖9B所示的半導體裝置可以利用電晶體262的關閉狀態電流極小的特徵長期保存累積在電容器 254中的電荷。就是說，因為不需要進行更新工作，或者，可以將更新工作的頻率降低到極低，所以可以充分降低耗電量。另外，即使沒有電力供給，也可以在較長期間內保存所儲存的資料。
接著，對圖9C所示的半導體裝置進行說明。
圖9C所示的半導體裝置在其上部作為記憶體電路包括記憶單元陣列251a及記憶單元陣列251b，該記憶單元陣列251a及記憶單元陣列251b包括多個圖9B所示的記憶單元250，並且在其下部包括用來使記憶單元陣列251(記憶單元陣列251a及記憶單元陣列251b)工作的週邊電路253。另外，週邊電路253與記憶單元陣列251電連接。
藉由採用圖9C所示的結構，可以將週邊電路253設置在記憶單元陣列251(記憶單元陣列251a及251b)的正下方，從而可以實現半導體裝置的小型化。
在設置在週邊電路253中的電晶體中，更佳為使用與電晶體262不同的半導體材料。例如，可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，較佳為使用單晶半導體。另外，還可以使用有機半導體材料等。使用這種半導體材料的電晶體能夠進行充分的高速工作。從而，藉由利用該電晶體，能夠順利實現被要求高速工作的各種電路(邏輯電路、驅動電路等)。
另外，圖9C所示的半導體裝置示出層疊有兩個記憶單元陣列251(記憶單元陣列251a、記憶單元陣列 251b)的結構，但是所層疊的記憶單元陣列的個數不侷限於此。也可以採用層疊有三個或更多的記憶單元陣列的結構。
圖10示出圖9C所示的半導體裝置的剖面圖的一個例子。圖10所示的剖面圖示出：包括在週邊電路253中的電晶體260；包括在記憶單元陣列251a及記憶單元陣列251b中的電晶體262及電容器254。
注意，由於電晶體260及電晶體262分別可以應用與圖7所示的電晶體160及電晶體162相同的結構的電晶體，所以省略詳細說明。
記憶單元陣列251a及記憶單元陣列251b所包括的電容器254包括電晶體262的源極電極層142a、氮化矽膜143、絕緣膜147、絕緣膜149及導電層242。就是說，電晶體262的源極電極層142a用作電容器254中的一個電極，氮化矽膜143、絕緣膜147及絕緣膜149用作電容器254的電介質，導電層242用作電容器254的另一個電極。
在週邊電路253與記憶單元陣列251a之間設置有用來電連接週邊電路253與記憶單元陣列251a的佈線層。佈線層258電連接週邊電路253所包括的電晶體260的汲極電極層與導電層256，藉由與導電層256相同的製程形成的導電層257隔著佈線層259電連接於記憶單元陣列251a所包括的電晶體262的源極電極層。
在記憶單元陣列251a及記憶單元陣列251b之間也同 樣地設置有用來電連接記憶單元陣列251a與記憶單元陣列251b的佈線層。雖然省略詳細說明，但是隔著佈線層271、佈線層272、導電層273、導電層274、導電層275、導電層276及導電層277記憶單元陣列251a電連接於記憶單元陣列251b。
作為電晶體262藉由應用將氧化物半導體用於通道形成區的電晶體，能夠長期間保存所儲存的資料。就是說，由於可以實現不需要更新動作或更新動作極少的半導體裝置，所以可以充分降低耗電量。
另外，作為電晶體262可以使用實施例1及實施例2所示的電晶體。在電晶體262中，藉由形成在氧化物半導體膜上並與其接觸的氮化矽膜，對氧化物半導體膜添加氮，可以在氧化物半導體膜144中形成低電阻區。因此，可以製造導通特性優良且電特性良好的電晶體，而可以實現半導體裝置的高速回應及高速動作。
實施例5
在本實施例中，參照圖11A至圖14對將上述實施例所示的半導體裝置應用於行動電話、智慧手機、電子書閱讀器等電子裝置的例子進行說明。
在行動電話、智慧手機、電子書閱讀器等電子裝置中，為了暫時儲存影像資料等而使用SRAM或DRAM。使用SRAM或DRAM是因為快閃記憶體應答速度慢而不適於處理影像。另一方面，當將SRAM或DRAM用於影像 資料的暫時儲存時，有如下特徵。
如圖11A所示，在一般的SRAM中，一個記憶單元包括電晶體801至電晶體806的六個電晶體，並且利用X解碼器807和Y解碼器808來驅動。電晶體803和電晶體805以及電晶體804和電晶體806構成反相器，該反相器能夠實現高速驅動。然而，由於一個記憶單元包括六個電晶體，所以有單元面積大的缺點。在將設計規則的最小尺寸設定為F的情況下，SRAM的記憶單元面積一般為100至150F2。因此，SRAM是各種記憶體中每比特的單價高的。
另一方面，在DRAM中，如圖11B所示，記憶單元包括電晶體811和儲存電容器812，並且利用X解碼器813和Y解碼器814來驅動。由於一個單元包括一個電晶體和一個電容器，所以所占的面積小。DRAM的記憶單元面積一般為10F2以下。注意，DRAM需要一直進行更新工作，因此即使在不進行改寫的情況下也消耗電力。
相對於此，上述實施例所說明的半導體裝置的記憶單元的面積為10F2左右，並且不需要頻繁的更新工作。因此，記憶單元的面積被縮小，並且能夠降低耗電量。另外，藉由使用上述實施例所示的半導體裝置，可以製造不容易受到從外部混入氫、水等的影響的可靠性高的半導體裝置。
圖12示出電子裝置的方塊圖。圖12所示的電子裝置具有RF電路901、類比基帶電路902、數位基帶電路 903、電池904、電源電路905、應用處理器906、快閃記憶體910、顯示器控制器911、記憶體電路912、顯示器913、觸控感應器919、聲頻電路917以及鍵盤918等。顯示器913具有顯示部914、源極驅動器915以及閘極驅動器916。應用處理器906具有中央處理器(CPU)907、DSP(Digital Signal Processor：數位信號處理器)908以及介面(IF)909。記憶體電路912一般由SRAM或DRAM構成，藉由將上述實施例所說明的半導體裝置用於該部分，可以提供能夠高速地進行資料的寫入和讀出，能夠長期保存資料，還能夠充分降低耗電量的可靠性高的電子裝置。
圖13示出將上述實施例所說明的半導體裝置用於顯示器的記憶體電路950的例子。圖13所示的記憶體電路950具有記憶體952、記憶體953、開關954、開關955以及記憶體控制器951。另外，記憶體電路連接於：讀出及控制從信號線輸入的影像資料(輸入影像資料)和儲存在記憶體952及記憶體953中的資料(儲存影像資料)的顯示器控制器956；以及根據來自顯示器控制器956的信號而進行顯示的顯示器957。
首先，藉由應用處理器(未圖示)形成某影像資料(輸入影像資料A)。該輸入影像資料A藉由開關954被儲存在記憶體952中。然後，將儲存在記憶體952中的影像資料(儲存影像資料A)藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。
在輸入影像資料A沒有變化時，儲存影像資料A一般以30至60Hz左右的週期從記憶體952藉由開關955由顯示器控制器956讀出。
接著，例如在使用者進行了改寫畫面的操作時(即在輸入影像資料A有變化時)，應用處理器形成新的影像資料(輸入影像資料B)。該輸入影像資料B藉由開關954被儲存在記憶體953中。在該期間儲存影像資料A也繼續定期性地藉由開關955從記憶體952被讀出。當在記憶體953中儲存完新的影像資料(儲存影像資料B)時，從顯示器957的下一個圖框開始讀出儲存影像資料B，並且將該儲存影像資料B藉由開關955及顯示器控制器956發送到顯示器957而進行顯示。該讀出一直持續直到下一個新的影像資料儲存到記憶體952中。
如上所述，藉由由記憶體952及記憶體953交替進行影像資料的寫入和影像資料的讀出，來進行顯示器957的顯示。另外，記憶體952、記憶體953不侷限於兩個不同的記憶體，也可以將一個記憶體分割而使用。藉由將上述實施例所說明的半導體裝置用於記憶體952及記憶體953，能夠高速地進行資料的寫入和讀出，能夠長期保存所儲存的資料，還能夠充分降低耗電量。另外，可以製造不容易受到從外部混入水、水分等的影響的可靠性高的半導體裝置。
圖14是電子書閱讀器的方塊圖。圖14所示的電子書閱讀器具有電池1001、電源電路1002、微處理器1003、 快閃記憶體1004、聲頻電路1005、鍵盤1006、記憶體電路1007、觸控面板1008、顯示器1009、顯示器控制器1010。
在此，可以將上述實施例所說明的半導體裝置用於圖14的記憶體電路1007。記憶體電路1007具有暫時保存書籍內容的功能。例如，在使用者使用高亮功能的情況下，記憶體電路1007儲存使用者所指定的部分的資料而保存該資料。另外，高亮功能是指如下功能：在使用者看電子書閱讀器時，藉由對某個部分做標記，例如藉由改變顯示顏色；畫下劃線；將文字改為粗體字；改變文字的字體等，來使該部分與周圍不一樣而突出表示。將記憶體電路1007用於短期的資料儲存，並且當進行長期的資料儲存時，也可以將記憶體電路1007所保存的資料拷貝到快閃記憶體1004中。在此情況下，藉由採用上述實施例所說明的半導體裝置，能夠以高速進行資料的寫入和讀出，能夠長期保存所儲存的資料，還能夠充分降低耗電量。另外，可以製造不容易受到從外部混入水、水分等的影響的可靠性高的半導體裝置。
圖15A至圖15C示出電子裝置的具體例子。圖15A和圖15B是能夠折疊的平板終端。圖15A所示的是打開的狀態的平板終端，包括外殼9630、顯示部9631a、顯示部9631b、顯示模式切換開關9034、電源開關9035、省電模式切換開關9036、扣環(clasp)9033以及操作開關9038。
可以將實施例1或實施例2所示的半導體裝置用於顯示部9631a、9631b，而能夠實現可靠性高的平板終端。此外，也可以將上述實施例所示的記憶體裝置應用於本實施例的半導體裝置。
在顯示部9631a中，可以將其一部分用作觸控面板的區域9632a，並且可以藉由按觸所顯示的操作鍵9638來輸入資料。此外，作為一個例子在此示出：顯示部9631a的一半只具有顯示的功能，而另一半具有觸控面板的功能的結構，但是不侷限於該結構。可以使顯示部9631a的整個面顯示鍵盤按鈕來將其用作觸控面板，並且將顯示部9631b用作顯示幕面。
此外，顯示部9631b也與顯示部9631a同樣，可以將其一部分用作觸控面板的區域9632b。此外，藉由使用手指或觸控筆等按觸觸控面板的鍵盤顯示切換按鈕9639的顯示位置，可以在顯示部9631b顯示鍵盤按鈕。
此外，也可以對觸控面板的區域9632a和觸控面板的區域9632b同時進行按觸輸入。
另外，顯示模式切換開關9034能夠切換直擺模式和橫向模式等顯示的方向並選擇黑白顯示或彩色顯示等的切換。根據藉由平板終端所內置的光感測器所檢測的使用時的外光的光量，省電模式切換開關9036可以使顯示的亮度設定為最適合的亮度。平板終端除了光感測器以外還可以內置陀螺儀和加速度感測器等檢測傾斜度的感測器等的其他檢測裝置。
此外，圖15A示出顯示部9631b的顯示面積與顯示部9631a的顯示面積相同的例子，但是本發明的實施例不侷限於此，顯示部9631a的面積和顯示部9631b的面積可以不同，並且它們的顯示品質也可以不同。例如顯示部9631a和顯示部9631b中的一個可以進行比另一個更高精細的顯示。
圖15B是合上的狀態的平板終端，包括外殼9630、太陽能電池9633、充放電控制電路9634、電池9635、DCDC轉換器9636。此外，在圖15B中，作為充放電控制電路9634的一個例子示出具有電池9635和DCDC轉換器9636的結構。
此外，平板終端可以折疊，因此不使用時可以合上外殼9630。因此，可以保護顯示部9631a和顯示部9631b，而可以提供一種具有良好的耐久性且從長期使用的觀點來看具有良好的可靠性的平板終端。
此外，圖15A和圖15B所示的平板終端還可以具有如下功能：顯示各種各樣的資料(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資料進行觸摸操作或編輯的觸摸輸入；藉由各種各樣的軟體(程式)控制處理等。
藉由利用安裝在平板終端的表面上的太陽能電池9633，可以將電力供應到觸控面板、顯示部或影像信號處理部等。注意，太陽能電池9633可以設置在外殼9630的一面或兩面，因此可以高效地對電池9635進行充電。另 外，當作為電池9635使用鋰離子電池時，有可以實現小型化等的優點。
另外，參照圖15C所示的方塊圖對圖15B所示的充放電控制電路9634的結構和工作進行說明。圖15C示出太陽能電池9633、電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3以及顯示部9631，電池9635、DCDC轉換器9636、轉換器9637、開關SW1至SW3對應於圖15B所示的充放電控制電路9634。
首先，說明在利用外光使太陽能電池9633發電時的工作的例子。使用DCDC轉換器9636對太陽能電池所產生的電力進行升壓或降壓以使它成為用來對電池9635進行充電的電壓。並且，當利用來自太陽能電池9633的電力使顯示部9631工作時打開開關SW1，並且，利用轉換器9637將其升壓或降壓到顯示部9631所需要的電壓。另外，當不進行顯示部9631中的顯示時，可以採用斷開SW1且打開SW2來對電池9635進行充電的結構。
注意，作為發電單元的一個例子示出太陽能電池9633，但是不侷限於此，也可以使用壓電元件(piezoelectric element)或熱電轉換元件(珀耳帖元件(Peltier element))等其他發電單元進行電池9635的充電。例如，也可以使用以無線(不接觸)的方式收發電力來進行充電的無線電力傳輸模組或組合其他充電方法進行充電。
如上所述，本實施例所示的電子裝置安裝有根據上述 實施例的半導體裝置。因此，能夠實現高速進行資料的讀出、長期儲存資料且充分降低耗電量的電子裝置。另外，可以製造不容易受到從外部混入水、水分等的影響的可靠性高的半導體裝置。
本實施例所示的結構、方法等可以與其他實施例所示的結構、方法等適當地組合而實施。
實例1
在本實例中，說明可以應用於本發明的一個實例的半導體裝置的氮化矽膜的評價結果。詳細地說，示出利用TDS、SIMS或RBS測量時的結果。
說明在本實例中評價的樣本的製造方法。
作為樣本A1，在矽晶片上形成厚度為300nm的氮化矽膜。氮化矽膜在如下條件下形成：在將矽晶片設置在電漿CVD設備的處理室中，將處理室內的壓力控制為100Pa，利用27.12MHz的高頻電源供應2000W的功率。另外，該電漿CVD設備是電極面積為6000cm2的平行平板型電漿CVD設備，其功率密度為3.2×10-1W/cm2。另外，將基板溫度設定為350℃。將供應氣體設定為矽烷與氮的混合氣體(SiH4流量為200sccm：N2流量為5000sccm)。
作為樣本A2，在矽晶片上形成厚度為300nm的氮化矽膜。氮化矽膜在如下條件下形成：在將矽晶片設置在電漿CVD設備的處理室中，將處理室內的壓力控制為 100Pa，利用27.12MHz的高頻電源供應2000W的功率(其功率密度為3.2×10-1W/cm2)。另外，將基板溫度設定為350℃。將供應氣體設定為矽烷、氮及氨的混合氣體(SiH4流量為200sccm：N2流量為2000sccm：NH3流量為100sccm)。
此外，作為參考樣本，在矽晶片上形成厚度為300nm的氮化矽膜。氮化矽膜在如下條件下形成：在將矽晶片設置在電漿CVD設備的處理室中，將處理室內的壓力控制為100Pa，利用27.12MHz的高頻電源供應2000W的功率(其功率密度為3.2×10-1W/cm2)。另外，將基板溫度設定為350℃。將供應氣體設定為矽烷、氮及氨的混合氣體(SiH4流量為200sccm：N2流量為2000sccm：NH3流量為2000sccm)。
樣本A1及樣本A2是在供應氣體中的氨的流量比為小於或等於氮的0.1倍的條件下形成的氮化矽膜，該氮化矽膜適合於本發明的一個實施例的半導體裝置。另一方面，參考樣本是在不適合於本發明的一個實施例的半導體裝置的條件下形成的氮化矽膜。
對樣本A1、樣本A2及參考樣本進行TDS測量。圖16示出對各樣本的基板溫度的氫分子脫離量。在圖16中，橫軸示出基板溫度，縱軸示出相當於氫分子脫離量的TDS強度。
示出TDS的結果的曲線中的峰值是在所分析的樣本(本實例中的樣本A1、樣本A2及參考樣本)所包括的原 子或分子脫離到外部時出現的峰值。另外，脫離到外部的原子或分子的總量與各曲線的積分值成正比。因此，根據該峰值強度的高度可以比較氮化矽膜所包括的原子或分子的總量。另外，在本實例中，在50℃至570℃的範圍中作為定量值取得氫分子的脫離量。
從圖16可以確認到：在對參考樣本進行加熱處理的情況下，當基板溫度為350℃附近時氫分子開始脫離，當基板溫度為500℃附近時具有氫分子的脫離量的峰值。另一方面，在樣本A1及樣本A2中，當基板溫度為500℃以下時不出現氫分子的脫離量的峰值。
在樣本A1、樣本A2及參考樣本中，樣本A1的氫分子的脫離量的定量值為7.35×1019個/cm3，樣本A2的氫分子的脫離量的定量值為9.00×1019個/cm3，參考樣本的氫分子的脫離量的定量值為7.75×1020個/cm3。
接著，對樣本A1、樣本A2及參考樣本進行SIMS來測量氮化矽膜中的氫濃度。圖17A示出SIMS結果。
樣本A1所包含的氫的濃度為1.25×1022atoms/cm3，樣本A2所包含的氫的濃度為1.67×1022atoms/cm3，參考樣本所包含的氫的濃度為2.48×1022atoms/cm3。因此，可以確認到：樣本A1及樣本A2的包含在膜中的氫的濃度比參考樣本低。
接著，藉由RBS測量樣本A1、樣本A2及參考樣本的組成。圖17B示出藉由RBS分析測量的定量值。
圖17B的縱軸是各樣本所包含的矽(Si)、氮(N) 及氫(H)的比率(atomic%)的值。確認到樣本A1包含39.5atomic%的矽、50.6atomic%的氮及9.9atomic%的氫。確認到樣本A2包含36.2atomic%的矽、50.3atomic%的氮及13.5atomic%的氫。確認到參考樣本包含31.6atomic%的矽、47.6atomic%的氮及20.8atomic%的氫。因此，確認到樣本A1及樣本A2的氫的比率比參考樣本低。
在本實例中製造的膜的氫分子的脫離量少且膜中的氫濃度也被降低。因此，該膜適合於應用於本發明的一個實施例的半導體裝置的膜。
實例2
在本實例中，對用於本發明的一個實施例的半導體裝置的氮化矽膜的氫的阻擋性進行評價。作為評價方法利用TDS。
首先，在矽晶片上形成厚度為275nm的氮化矽膜B1。利用與實例1所示的參考樣本相同的條件形成氮化矽膜B1。
圖18A示出氮化矽膜B1的TDS結果。圖18A的橫軸示出基板溫度，縱軸示出對基板溫度的氫分子的脫離量。在利用TDS對氮化矽膜B1進行加熱的情況下，當基板溫度為350℃附近時氫分子開始脫離，當基板溫度為500℃附近時檢測出氫分子的脫離量的峰值。此外，圖18A所示的藉由TDS測量的氫分子的脫離量的定量值為7.75×1020個/cm3。
接著，在氮化矽膜B1上層疊如實例1所示那樣的可以應用於本發明的一個實施例的半導體裝置的厚度為50nm的氮化矽膜B2而製造樣本C。氮化矽膜B2使用與用於實例1所示的樣本A1的氮化矽膜相同的條件形成。
圖18B示出樣本C的對基板溫度的氫分子的脫離量。
如圖18B所示，在樣本C中，以低於或等於550℃的溫度不出現氫分子的脫離量的峰值。此外，樣本C中的氫分子的脫離量的定量值為1.10×1020個/cm3。因此，確認到：藉由在氮化矽膜B1上層疊用於本發明的一個實施例的半導體裝置的氮化矽膜B2，可以抑制在氮化矽膜B1單膜中觀察到的氫分子的脫離。
因此，確認到可以應用於本發明的一個實施例的半導體裝置的氮化矽膜對氫具有阻擋性。
400‧‧‧基板
401‧‧‧閘極電極層
402‧‧‧閘極絕緣膜
403‧‧‧通道形成區
404a‧‧‧低電阻區
404b‧‧‧低電阻區
405a‧‧‧源極電極層
405b‧‧‧汲極電極層
407‧‧‧氮化矽膜
409‧‧‧氧化物半導體膜
411‧‧‧層間絕緣膜
420‧‧‧電晶體
436‧‧‧基底絕緣膜
438‧‧‧基底絕緣膜

Claims (16)

  1. 一種半導體裝置，包括：氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；該閘極絕緣膜上的閘極電極層；該氧化物半導體膜、該閘極絕緣膜及該閘極電極層上的氮化矽膜，該氮化矽膜包括第一開口部；以及該氮化矽膜上的第一電極層，該第一電極層藉由該第一開口部接觸於該氧化物半導體膜，其中，該氮化矽膜在進行熱脫附譜分析法時在低於或等於500℃的溫度下不出現氫分子的脫離量的峰值。
  2. 根據申請專利範圍第1項之半導體裝置，其中，該氧化物半導體膜包含具有大致垂直於該氧化物半導體膜被形成的表面的c軸的結晶。
  3. 根據申請專利範圍第1項之半導體裝置，其中，該氧化物半導體膜在接觸於該第一電極層的區域中包含磷或硼。
  4. 根據申請專利範圍第1項之半導體裝置，還包括該氮化矽膜上的第二電極層，其中，該氮化矽膜還包括第二開口部，並且其中，該第二電極層藉由該第二開口部接觸於該氧化物半導體膜。
  5. 一種半導體裝置，包括：氧化物半導體膜； 該氧化物半導體膜上的閘極絕緣膜；該閘極絕緣膜上的閘極電極層；該氧化物半導體膜、該閘極絕緣膜及該閘極電極層上的氮化矽膜，該氮化矽膜包括第一開口部；以及該氮化矽膜上的第一電極層，該第一電極層藉由該第一開口部接觸於該氧化物半導體膜，其中，該氮化矽膜在進行熱脫附譜分析法時在低於或等於550℃的溫度下氫分子的脫離量為低於或等於1.5×1020/cm3。
  6. 根據申請專利範圍第5項之半導體裝置，其中，該氧化物半導體膜包含具有大致垂直於該氧化物半導體膜被形成的表面的c軸的結晶。
  7. 根據申請專利範圍第5項之半導體裝置，其中，該氧化物半導體膜在接觸於該第一電極層的區域中包含磷或硼。
  8. 根據申請專利範圍第5項之半導體裝置，還包括該氮化矽膜上的第二電極層，其中，該氮化矽膜還包括第二開口部，並且其中，該第二電極層藉由該第二開口部接觸於該氧化物半導體膜。
  9. 一種半導體裝置，包括：氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；該閘極絕緣膜上的閘極電極層； 該氧化物半導體膜、該閘極絕緣膜及該閘極電極層上的氮化矽膜，該氮化矽膜包括第一開口部；以及該氮化矽膜上的第一電極層，該第一電極層藉由該第一開口部接觸於該氧化物半導體膜，其中，該氮化矽膜在進行熱脫附譜分析法時在高於或等於500℃的溫度下氫分子的脫離量為高於或等於1.0×1020/cm3。
  10. 根據申請專利範圍第9項之半導體裝置，其中，該氧化物半導體膜包含具有大致垂直於該氧化物半導體膜被形成的表面的c軸的結晶。
  11. 根據申請專利範圍第9項之半導體裝置，其中，該氧化物半導體膜在接觸於該第一電極層的區域中包含磷或硼。
  12. 根據申請專利範圍第9項之半導體裝置，還包括該氮化矽膜上的第二電極層，其中，該氮化矽膜還包括第二開口部，並且其中，該第二電極層藉由該第二開口部接觸於該氧化物半導體膜。
  13. 一種半導體裝置的製造方法，包括如下步驟：在氧化物半導體膜上隔著閘極絕緣膜形成閘極電極層；在該氧化物半導體膜、該閘極絕緣膜及該閘極電極層上形成氮化矽膜，以便該氮化矽膜接觸於該氧化物半導體膜的區域； 在該氮化矽膜中形成第一開口部及第二開口部；以及在該氧化物半導體膜及該氮化矽膜上形成第一電極層及第二電極層，其中，該氮化矽膜使用包含矽烷、氮及氨的成膜氣體形成，並且其中，該成膜氣體中的氨的流量比為小於或等於氮的流量比的0.1倍。
  14. 根據申請專利範圍第13項之半導體裝置的製造方法，其中，對該氧化物半導體膜的該區域添加氮，並且其中，在該氧化物半導體膜中形成低電阻區。
  15. 根據申請專利範圍第13項之半導體裝置的製造方法，還包括在形成該閘極電極層之後以該閘極電極層為遮罩對該氧化物半導體膜添加磷或硼的步驟。
  16. 根據申請專利範圍第13項之半導體裝置的製造方法，還包括在形成該氮化矽膜之後進行加熱處理的步驟。
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