TW201409549A - 形成具有矽電極的微元件轉印頭之方法 - Google Patents

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Abstract

描述了一種微元件轉印頭陣列以及從SOI基板形成微元件轉印頭陣列的方法。在一實施例中，該微元件轉印頭陣列包括基底基板以及位於該基底基板上方的圖案化矽層。該圖案化矽層可以包括矽內連線及矽電極陣列，該矽電極陣列與該矽內連線電連接。每個矽電極包括突出於該矽內連線上方的檯面結構。介電層覆蓋每個檯面結構之頂部表面。

Description

形成具有矽電極的微元件轉印頭之方法
本發明係關於微元件。更特定言之，本發明之實施例係關於微元件轉印頭及將一或更多個微元件轉印至接收基板的方法。
整合和封裝的問題是微元件商業化的主要障礙之一，該微元件例如射頻(RF)微機電系統(MEMS)微開關、發光二極體(LED)顯示系統以及微機電系統或基於石英的振盪器等。
傳統用於轉印元件的技術包括藉由從轉印晶圓連接到接收晶圓的晶圓來轉印。一種這樣的實施方式是涉及將元件陣列從轉印晶圓連接到接收晶圓之一連接步驟之後移除轉印晶圓的「直印」。另一種實施方式為涉及兩個連接/去連接步驟的「轉印」。在轉印中，轉印晶圓可以從供體晶圓拾取元件陣列，然後將元件陣列連接到接收晶圓，之後再移除轉印晶圓。
已經開發出一些印刷製程中的變化，其中在轉印製程過程中，元件可以被選擇性地連接和去連接。在傳統的和 變化的直印和轉印技術中，在將元件連接到接收晶圓之後，將轉印晶圓與該元件去連接。此外，轉印製程係涉及具有元件陣列的整個轉印晶圓。
所揭示者為一種微元件轉印頭和頭陣列，以及一種轉印一或更多個微元件至接收基板的方法。例如，該接收基板可以為(但不限制於)顯示基板、照明基板、具有功能性元件(例如電晶體或積體電路(IC))的基板或具有金屬再分配線的基板。
在一實施例中，一種微元件轉印頭陣列包括基底基板以及位於該基底基板上方的圖案化矽層。該圖案化矽層包括矽內連線及矽電極陣列，該矽電極陣列與該矽內連線電連接。每個矽電極包括突出於該矽內連線上方的檯面結構。介電層，例如氧化矽、氧化鉿、氧化鋁或氧化鉭覆蓋每個檯面結構之頂部表面。每個矽電極可以選擇性地包括電極引線。
該圖案化矽層可以是絕緣體上矽(SOI)基板中的頂部矽層，該SOI基板包括該頂部矽層、深埋氧化物層以及基底矽基板。在一實施例中，該基底矽基板為(100)塊狀矽基板。該頂部矽層可以是經摻雜的，例如經n型摻雜劑摻雜，該n型摻雜劑例如磷。
在一實施例中，通孔從該基底基板之背側延伸穿過該基底基板至該圖案化矽層，並且該通孔與該矽內連線和該矽電極陣列電連接。在一實施例中，該通孔延伸穿過介於該圖案化矽層和該基底基板之間的該深埋氧化物層。該通孔可 以具有直的或錐形側壁。保護層可以覆蓋該基底基板內的該通孔之側表面。該通孔可以終止於該圖案化矽層之底部表面或延伸穿過該圖案化矽層。在該通孔終止於該圖案化矽層之底部表面的情況下，可以將導電層形成在該通孔中的該保護層上，並且與該圖案化矽層之底部表面電接觸。在該通孔延伸穿過該圖案化矽層的情況下，可以將導電層形成在該通孔中的該保護層上，並且與該圖案化矽層之內部側表面電接觸。該導電層也可以部分地覆蓋該圖案化矽層之頂部表面。部分地覆蓋該圖案化矽層之該頂部表面的該部分導電層可以具有與該保護層上的該部分導電層不同的厚度。不管該通孔是終止於該圖案化矽層之底部表面或延伸穿過該圖案化矽層，該導電層可以未完全填滿該通孔。在一實施例中，該介電層係部分形成於該通孔內。
在一實施例中，該微元件轉印頭陣列包括基底矽基板、位於該基底矽基板上方的圖案化矽層以及介於該圖案化矽層和該基底矽基板之間的深埋氧化物層。該圖案化矽層包括矽內連線及矽電極陣列，該矽電極陣列與該矽內連線電連接。每個矽電極包括檯面結構，該檯面結構突出於該矽內連線上方。通孔從該基底矽基板之背側延伸穿過該基底矽基板和該深埋矽氧化物層至該圖案化矽層，並且與該矽內連線和該矽電極陣列電連接。氧化矽保護層覆蓋該基底矽基板內的該通孔之側表面。該通孔可以終止於該圖案化矽層之底部表面或延伸穿過該圖案化矽層。介電層，例如氧化矽、氧化鉿、氧化鋁或氧化鉭覆蓋每個檯面結構之頂部表面。
在一實施例中，該微元件轉印頭陣列包括第一和第二通孔，該第一和第二通孔從該基底基板之背側延伸穿過該基底基板至該圖案化矽層。該第一通孔與第一矽內連線和第一矽電極陣列處於電連接，並且該第二通孔與第二矽內連線和第二矽電極陣列處於電連接。可以將該第一和第二矽電極陣列對準，以形成雙極性矽電極陣列。該第一和第二通孔可以終止於該圖案化矽層之底部表面或延伸穿過該圖案化矽層。在一實施例中，第一介電層係位於該圖案化矽層上，並且從該檯面結構上方被去除，以及覆蓋每個檯面結構之該頂部表面的該介電層具有比該第一介電層更高的介電常數或介電崩潰強度。
在一實施例中，一種形成微元件轉印頭陣列的方法包括蝕刻SOI堆疊之頂部矽層，以形成矽內連線和複數個與該矽內連線電連接的矽電極，且每個矽電極包括突出於該矽內連線上方的檯面結構。然後經由沉積或該圖案化矽層之熱氧化而於該複數個矽電極上方形成介電層。蝕刻該頂部矽層可以包括首先於該頂部矽層上形成遮罩層，並圖案化該遮罩層，以形成複數個島狀物。該遮罩層可以藉由沉積或該頂部矽層之熱氧化來形成。然後可以使用該複數個島狀物作為蝕刻遮罩來蝕刻出複數個部分穿過該頂部矽層的溝槽。然後去除該複數個島狀物，並且可以在該頂部矽層上進行毯覆蝕刻，以完成該矽內連線和該複數個矽電極之形成，且蝕刻停止於該深埋氧化物層上。
在一實施例中，從該複數個檯面結構上方去除一部 分該介電層，並且將第二介電層沉積於該複數個檯面結構上方。在一實施例中，該第二介電層具有比該介電層更高的介電常數或崩潰電壓。可以使用例如原子層沉積的技術沉積該第二介電層。
在一實施例中，將遮罩層形成於SOI堆疊上，該SOI堆疊包括深埋氧化物層上方的頂部矽層、該深埋氧化物層下方的基底基板以及該基底基板下方的底部保護層。蝕刻出穿過該底部保護層、該基底基板以及該深埋氧化物層的通孔開口，然後在該通孔開口內形成圖案化導電層，以製作與該矽內連線和該複數個矽電極的電接觸。例如，該圖案化導電層可以藉由通過陰影遮罩的沉積來形成。
穿過該基底基板的該通孔開口可以具有直的側壁(當使用乾反應性離子蝕刻(DRIE)形成時)或錐形側壁(當使用氫氧化鉀(KOH)溶液形成時)。蝕刻該通孔開口可以包括在該深埋氧化物層內形成比該基底基板中更小的開口。該基底基板內的該通孔開口之側表面可以被熱氧化，以在該開口內形成圖案化導電層之前形成覆蓋該通孔開口之側表面的保護層。例如，熱氧化該通孔開口之側表面可以與熱氧化該複數個矽電極以於該複數個矽電極上方形成介電層同時進行。
在一實施例中，將遮罩層形成於SOI堆疊上，該SOI堆疊包括深埋氧化物層上方的頂部矽層、該深埋氧化物層下方的基底基板以及該基底基板下方的底部保護層。蝕刻出穿過該底部保護層及該基底基板而停止在該深埋氧化物層上的 背側通孔開口，蝕刻出穿過該介電層、該矽層以及該深埋氧化物層的頂側通孔開口，使得該頂側通孔開口與該背側通孔開口連接。然後在該頂側通孔開口內、於該矽內連線之曝露頂部表面上方及該矽內連線之內部側表面內沉積圖案化導電層。然後於該背側通孔開口內沉積與該圖案化導電層電接觸的第二圖案化導電層。該等圖案化導電層之沉積可以使用通過陰影遮罩的沉積來完成。
100‧‧‧轉印頭陣列
102‧‧‧轉印頭
104‧‧‧矽絲內連線
106‧‧‧矽匯流排內連線
110‧‧‧矽電極
112‧‧‧檯面結構
114‧‧‧電極引線
116‧‧‧溝槽
117‧‧‧光阻
118‧‧‧介電層
120‧‧‧通孔
120A‧‧‧背側通孔開口
120B‧‧‧頂側通孔開口
122‧‧‧導電層
123‧‧‧導電層
124‧‧‧深埋氧化層
126‧‧‧第二介電層
130‧‧‧基底基板
132‧‧‧保護層
133‧‧‧保護層
140‧‧‧圖案化矽層
142‧‧‧遮罩層
144‧‧‧島狀物
150‧‧‧圖案化硬遮罩層
160‧‧‧轉印頭組件
200‧‧‧載體基板
202‧‧‧微元件
300‧‧‧接收基板
3310~3350‧‧‧操作
第1A圖為依據本發明之一實施例的雙極性微元件轉印頭之平面視圖圖示。
第1B圖包括依據本發明之一實施例沿著第1A圖的線V-V、W-W、X-X、Y-Y以及Z-Z取得的組合平面視圖和組合剖面側視圖示。
第2A圖為依據本發明之一實施例沿著第1A圖的線V-V、W-W、X-X、Y-Y以及Z-Z取得的組合剖面側視圖示。
第2B圖為依據本發明之一實施例沿著第1A圖的線V-V、W-W、X-X、Y-Y以及Z-Z取得的組合平面視圖圖示。
第3A圖為依據本發明之一實施例包括頂側和背側通孔開口的雙極性微元件轉印頭之組合剖面側視圖示。
第3B圖為依據本發明之一實施例包括頂側和背側通孔開口的雙極性微元件轉印頭之組合頂面視圖。
第4A圖為依據本發明之一實施例包括錐形背側通孔開口的雙極性微元件轉印頭之組合剖面側視圖示。
第4B圖為依據本發明之一實施例包括錐形背側通 孔開口的雙極性微元件轉印頭之組合頂面視圖。
第5A圖為依據本發明之一實施例包括沉積介電層的雙極性微元件轉印頭之組合剖面側視圖示。
第5B圖為依據本發明之一實施例包括沉積介電層的雙極性微元件轉印頭之組合頂面視圖。
第6A-14B圖圖示依據本發明之一實施例形成包括背側通孔開口的雙極性微元件轉印頭之方法。
第15A-18B圖圖示依據本發明之一實施例形成包括頂側和背側通孔開口的雙極性微元件轉印頭之方法。
第19A-28B圖圖示依據本發明之一實施例形成包括背側通孔開口的雙極性微元件轉印頭之方法，該背側通孔開口具有錐形側壁。
第29A-32B圖圖示依據本發明之一實施例形成包括置換電極介電質的雙極性微元件轉印頭之方法。
第33圖為說明依據本發明之一實施例從載體基板拾取和轉印微元件陣列到接收基板的方法之流程圖。
第34圖為依據本發明之一實施例定位於載體基板上的微元件陣列上方的微元件轉印頭陣列之剖面側視圖示。
第35圖為依據本發明之一實施例與微元件陣列接觸的微元件轉印頭陣列之剖面側視圖示。
第36圖為依據本發明之一實施例拾取微元件陣列的轉印頭陣列之剖面側視圖示。
第37圖為依據本發明之一實施例被釋放到接收基板上的微元件陣列之剖面側視圖示。
本發明之實施例描述微元件轉印頭和頭陣列，以及將微元件和微元件陣列轉印至接收基板的方法。舉例來說，可使用微元件轉印頭和頭陣列來將微元件從載體基板轉印到接收基板，該微元件例如但不限於二極體、發光二極體、電晶體、積體電路以及微機電系統，該接收基板例如但不限於顯示基板、照明基板、具有功能性元件(例如電晶體或積體電路(IC))的基板、或具有金屬再分配線的基板。
在各個實施例中，參照圖式來進行描述。然而，某些實施例可以在沒有一或更多個這些具體細節下實施，或與其他習知的方法和架構組合來實施。在下面的描述中，提出許多具體的細節，例如特定的架構、尺寸和製程等，以便提供對本發明透徹的瞭解。在其他實例中，沒有特別詳細地描述眾所周知的半導體製程和製造技術，以免不必要地模糊本發明。貫穿本說明書，提及「一個實施例」、「一實施例」或類似者意指有關該實施例所描述的特定特徵、結構、架構或特性係被包括在本發明之至少一實施例中。因此，貫穿本說明書各處出現的片語「在一個實施例中」、「一實施例」或類似者不一定是指本發明相同的實施例。此外，可以在一或更多個實施例中以任何適當的方式結合該等特定特徵、結構、架構或特性。
本文中使用的術語「上方」、「至」、「之間」以及「上」可以指稱關於其他層的一個層之相對位置。在另一層「上方」或「上」或連接「至」另一層的一個層可以直接與該另一層 接觸，或者可以具有一或更多個中間層。在多個層「之間」的一個層可以直接與該多個層接觸，或者可以具有一或更多個中間層。
本文中使用的術語「微」元件或「微」LED結構依據本發明之實施例可以指稱某些元件或結構之描述性尺寸。如本文中使用的，術語「微」元件或結構意在指稱1至100μm的尺度。然而，可以理解的是，本發明之實施例不一定被如此局限，而且該等實施例之某些態樣亦可適用於較大的以及可能較小的尺寸尺度。
在一個態樣中，不受限於特定的理論，本發明之實施例描述微元件轉印頭和頭陣列，該等微元件轉印頭和頭陣列依據靜電夾持器的原理操作，使用相反電荷的吸引力來拾取微元件。依據本發明之實施例，施加拉入電壓至微元件轉印頭，以在微元件上產生夾持壓力並拾取該微元件。
在另一個態樣中，本發明之實施例描述從市售可得的絕緣體上矽(SOI)基板(包括基底基板、深埋氧化物層以及頂部矽元件層)形成微元件轉印頭陣列的方式。在這種實施例中，矽內連線和電極陣列係由SOI基板之頂部矽層所形成。每個個別的轉印頭包括一或更多個矽電極。例如，該轉印頭可以包括單極性或雙極性的電極。在一實施例中，雙極性靜電轉印頭包括一對矽電極，其中每個矽電極包括檯面結構和選擇性的電極引線。用於該對矽電極的檯面結構突出於各自的矽內連線上方，以在拾取操作過程中提供局部的接觸點來拾取特定的微元件。以此方式，沒有必要形成圖案化的 金屬電極。已經觀察到，例如當使用負型光阻來圖案化金屬電極和電極引線時，控制光阻在不同的深度曝光會是困難的(例如沿著檯面結構之頂部表面和下側壁)。也已經觀察到，在去除光阻的過程中，圖案化金屬層的剝離可能會影響轉印頭的可操作性。依據本發明之實施例，在檯面結構上方形成圖案化金屬電極並非必須的。相反地，檯面結構的突出輪廓係藉由圖案化矽電極來形成，以包括對應於檯面結構的升起部分，該升起部分從該基底基板突出於該矽內連線上方。
依據本發明之實施例製備的矽電極可以包括一體形成的檯面結構，該檯面結構大致上比具有圖案化金屬電極的非一體形成檯面結構高。光微影可以限制圖案化金屬電極結構的高度至5-10μm，而矽電極檯面結構可以高達20-30μm或更高。矽電極結構之檯面結構高度會受到蝕刻深寬比和電極間隙(例如一對雙極性矽電極之間)的限制。在一實施例中，矽電極檯面結構之深寬比可以在10-20：1的範圍中。舉例來說，在雙極性電極架構中的矽電極檯面結構可以為20μm高，並且該等檯面結構之間被2μm的間隙分離。較高的電極結構也可以承受較大的污染物顆粒清空並減少發生在未對準微元件上的偏離之影響。當與金屬化檯面結構相比時，具有一體形成的檯面結構的矽電極可以更耐表面污染和微元件轉印頭關於微元件載體基板的平面對準錯誤。
在另一個態樣中，本發明之實施例描述從市售可得的絕緣體上矽(SOI)基板形成微元件轉印頭陣列的方式，其允許以最少的處理步驟進行處理程序。該處理程序不需要金 屬沉積和圖案化步驟來形成金屬電極，這減輕了熱處理的限制，並允許藉由高溫熱氧化來形成介電質和保護層，結果減少了沉積和圖案化的操作。
在另一個態樣中，本發明之實施例描述包括通孔的轉印頭和轉印頭陣列，該等通孔從該基底基板的背側延伸穿過該基底基板到圖案化矽層，以將該電極與轉印頭組件的工作電路連接。依據本發明之實施例的處理程序也能夠以高溫熱氧化物生長鈍化延伸穿過該基底基板的通孔。
在又另一個態樣中，本發明之實施例描述以轉印頭陣列大量轉印預製微元件陣列的方式。舉例來說，該預製微元件可以具有特定的功能，該功能例如但不限於LED發光、用於邏輯和記憶體的矽積體電路、用於射頻(RF)通訊的砷化鎵(GaAs)電路。在一些實施例中，將準備好被拾取的微LED元件陣列描述為具有10微米(μm)乘10μm的間距，或5μm乘5μm的間距。在這些密度下，例如6英寸的基板可以容納約165百萬個具有10μm乘10μm間距的微LED元件，或約660百萬個具有5μm乘5μm間距的微LED元件。可以使用包括轉印頭陣列的轉印工具來拾取和轉印微LED元件陣列至接收基板，該轉印頭陣列與相應的微LED元件陣列之間距的整數倍相匹配。以此方式，可以將微LED元件整合並組裝成異質整合的系統，包括在從微顯示器到大面積顯示器範圍中任何尺寸的基板，並且具有高的轉印速率。舉例來說，1公分(cm)乘1cm的微元件轉印頭陣列可以拾取並轉印超過100,000個微元件，而且更大的微元件轉印頭陣列則能 夠轉印更多的微元件。轉印頭陣列中的每個轉印頭也可以是可獨立控制的，以能夠選擇性地拾取和釋放微元件。
現在參照第1A圖，提供一部分的微元件轉印頭陣列之平面視圖圖示，並且該平面視圖圖示包括在不同深度的視圖。在圖示的特定實施例中，陰影線圖示從微元件轉印頭陣列之頂部表面觀看時矽電極和矽內連線的配置，並且深色陰影圖示從微元件轉印頭陣列之背側表面觀看時背側通孔的連接。以此方式，該平面視圖圖示提供有關已經從SOI晶圓的兩側形成的結構之細節。
如圖所示，微元件轉印頭陣列100包括轉印頭102之陣列，該等轉印頭102由矽絲內連線104之排列以及矽匯流排內連線106所連接。如圖所示，矽匯流排內連線106可形成於轉印頭陣列之周圍附近或工作區之外，該轉印頭陣列包括轉印頭102之陣列。在一實施例中，每個轉印頭102包括一對矽電極110，且每個矽電極110包括檯面結構112和選擇性的電極引線114，電極引線114連接至矽內連線104。
在一實施例中，形成複數個穿過基底基板背側到圖案化矽層而與矽內連線106接觸的通孔120，以將矽電極110與轉印頭組件的工作電路電連接。在第1A圖中圖示的實施例中，圖示左側的矽內連線106可以連接到第一電壓源VA，而圖示右側的矽內連線106可以連接到第二電壓源VB。在每個轉印頭102皆可操作為雙極性轉印頭的情況下，電壓源VA和VB可以同時施加相反的電壓，使得在各別轉印頭102中的每個矽電極110具有相反的電壓。
現在參照第1B圖，第1B圖提供沿著第1A圖的線V-V、W-W、X-X、Y-Y以及Z-Z取得的組合平面視圖圖示和組合剖面側視圖示。該等組合視圖並非表示圖示的所有不同特徵之確切相對位置，相反地，該等組合視圖將第1A圖中在不同位置的特定特徵組合於單一圖示中，以更容易地表示出處理程序。舉例來說，雖然剖面側視圖示顯示一個通孔120對應於一個矽電極110，但從第1A圖可以清楚地看到，一個通孔120可以沿著一或更多個矽內連線104與複數個矽電極110電連接。如圖所示，線V-V和Z-Z是沿著相鄰的矽電極110之間的一或更多個溝槽116。再次參照第1A圖，一或更多個溝槽116可以形成於全部的矽電極110周圍，並且介於矽內連線104、106之間。如圖所示，線W-W和Y-Y是沿著背側通孔120。如圖所示，線X-X橫跨包括一對矽電極110的雙極性轉印頭。
仍參照第1B圖，矽電極110包括檯面結構112和選擇性的電極引線114，其中檯面結構112為矽電極110的升高部分。介電層118可以覆蓋該對矽電極110之頂部表面。介電層118還可以覆蓋檯面結構112的側表面，在雙極性轉印頭102中該側表面橫向介於該對矽電極110之該對檯面結構112之間。通孔開口120A從基底基板130的背側延伸穿過該基底基板而到圖案化矽層140，其中矽內連線106係位於圖案化矽層140。在第1B圖中圖示的特定實施例中，通孔開口120A延伸穿過深埋氧化層124，並終止於矽內連線106所在的圖案化矽層140之底部表面。保護層132形成在基底基板130的 背側上，並且保護層133形成在通孔開口120A內的側表面上。在基底基板由矽形成的情況下，保護層132、133隔離通孔120之間的電短路。深埋氧化物層124亦隔離矽電極110以及矽內連線104、106之間的電短路。
現在參照第2A-2B圖、第3A-3B圖、第4A-4B圖以及第5A-5B圖，該等圖並列圖示依據本發明之實施例的各種不同轉印頭陣列架構。應瞭解的是，雖然以下的變化被各別圖示和描述，但該等變化並不一定與另一個不相容，而且可以用任何適當的方式在一或更多個實施例中組合該等變化。
第2A-2B圖為以上關於第1B圖描述的組合平面視圖圖示和組合剖面側視圖示。第3A-3B圖、第4A-4B圖以及第5A-5B圖為以類似第1B圖的方式製作的組合平面視圖圖示和組合剖面側視圖示。因此，該等組合視圖並非表示圖示的所有不同特徵之確切相對位置，相反地，該等組合視圖組合了先前在第1A圖中確認的在不同位置的特定特徵，以更容易地表示出在處理程序中的特定變化。
如同先前關於第1B圖所描述的，第2A-2B圖中圖示的通孔120從基底基板130的背側延伸穿過該基底基板而到圖案化矽層140。在一實施例中，通孔120接觸圖案化矽層140中的一或更多個矽匯流排內連線106。在其他的實施例中，通孔120可以接觸圖案化矽層140中的其他特徵或矽內連線。沿著線W-W的通孔120可以電連接到第一矽內連線106，第一矽內連線106係連接到第一電壓源VA，並且沿著線Y-Y的通孔120可以電連接到第二矽內連線106，第二矽 內連線106係連接到第二電壓源VB。在圖示的特定實施例中，通孔開口120A延伸穿過深埋氧化物層124，並終止於矽內連線106的底部表面。保護層132形成在基底基板130的背側上和通孔開口120A內的側表面上。導電層122形成在保護層133上並與矽內連線106的底部表面電接觸。在圖示的特定實施例中，導電層122未完全填滿通孔開口120A，並且該等導電層122為物理性和電性分離的，以防止連接到不同電壓源VA、VB的通孔120之間短路。在一實施例中，電連接到相同電壓源的通孔120可以為或可以不為物理性和電性連接的。舉例來說，導電層122可以橫跨第1A圖左側上的兩個通孔120，也可以與沿著第1A圖右側上的線Y-Y取得的通孔120電性和物理性分離。
現在參照第3A-3B圖，在一個實施例中，頂側通孔開口120B可以形成於背側通孔開口120B上方，以形成通孔120。如在以下的描述中將變得更為顯而易見的，可以形成頂側通孔開口120B，以與矽內連線106形成電接觸，並形成穿過深埋氧化物層124的開口，而沒有與沿著通孔開口120A的側壁不利地影響保護層133相關的微影挑戰。導電層123可以選擇性地形成於矽內連線106之曝露頂部表面上方和矽內連線106之內部側表面內。以此方式，在矽內連線106之頂部表面上方部分形成導電層123可以提供更大的、與矽內連線106歐姆接觸的表面積。由於SOI結構的頂部表面比SOI結構的背側表面更加接近矽內連線106，依據一些實施例，可以更有效地在矽內連線106的內部側表面內從SOI結構的頂 部表面上方形成一層導電層123，與從SOI結構的背面相反。導電層123可以由與導電層122相同或不同的材料所形成。導電層122、123可以沿著通孔120的側表面形成連續的導電層。
現在參照第4A-4B圖，在一個實施例中，背側通孔開口120A包括錐形側壁，以更有效地沿著通孔開口120A的側壁形成保護層133以及在保護層133和矽內連線106的內部側表面上形成導電層122。可以理解的是，雖然第4A-4B圖被圖示為第3A-3B圖的變化，但背側通孔開口120A中錐形側壁的特徵也可以與第2A-2B圖中圖示的實施例相結合，並且頂側通孔開口120B對於在背側通孔開口120A中形成錐形側壁是不需要的。舉例來說，錐形側壁可以部分地減除與從背側通孔開口120A在深埋氧化物層124中形成開口而不會不利地影響沿著通孔開口120A側壁的保護層133相關的微影挑戰。
現在參照第5A-5B圖，在一個實施例中，介電層118可以被部分或完全去除。在第5A-5B圖中圖示的特定實施例中，將檯面結構112上方的介電層118去除。將第二介電層126形成於檯面結構112的頂部表面上方以及剩餘的轉印頭陣列形貌上方，剩餘的轉印頭陣列形貌可以包括部分的介電層118。介電層126也可以覆蓋頂側通孔開口120B和相應的導電層123，並且可以部分地或完全地填滿矽內連線106內的頂側通孔開口120B。在一實施例中，介電層126具有比介電層118更高的介電常數及/或介電崩潰強度。在一實施例中，介 電層118為熱生長的二氧化矽(SiO2)，而介電層126為原子層沉積(ALD)的二氧化矽、氧化鋁(Al2O3)、五氧化二鉭(Ta2O5)或氧化釕(RuO2)。可以理解的是，雖然將第5A-5B圖圖示為第4A-4B圖的變化，但可以將介電層126的特徵與第2A-2B圖和第3A-3B圖中圖示的實施例結合，並且頂側通孔開口120B或背側通孔開口120A中的錐形側壁對於形成介電層126並非必須的。
第6A-14B圖圖示依據本發明之一實施例形成包括背側通孔開口的雙極性微元件轉印頭之方法。最初，處理程序可以開始於市售可得的SOI基板，如第6A-6B圖所示。該SOI基板可以包括基底基板130、頂部矽元件層140、在該基底基板和頂部矽元件層之間的深埋氧化物層124以及背側保護層132。在一實施例中，基底基板為(100)的矽操作晶圓，具有500μm +/- 50μm的厚度，深埋氧化物層124為1μm +/- 0.1μm厚，以及頂部矽元件層為7-20μm +/- 0.5μm厚。該頂部矽元件層也可以被摻雜，以改良導電性。舉例來說，約1017cm-3的磷摻雜劑濃度可產出小於0.1歐姆-公分的電阻率。在一實施例中，背側保護層132為厚度高達約2μm厚的熱氧化物，此為矽之熱氧化的近似上限。
然後可以將遮罩層142形成於矽元件層140上方，如第7A-7B圖所示。遮罩層142可是沉積的，或是從矽元件層140熱生長的。在一實施例中，遮罩層142為熱生長的二氧化矽(SiO2)層，並具有約0.1μm的厚度。在遮罩層142為熱生長SiO2的實施例中，遮罩層142具有明顯小於深埋氧 化物(SiO2)層124的厚度，以在去除圖案化遮罩層的過程中保持部分圖案化的SOI結構之結構穩定性。
參照第8A-8B圖，之後將遮罩層142圖案化，以形成島狀物144之陣列，島狀物144將對應於矽電極的檯面結構。在一實施例中，遮罩層為熱生長的SiO2層，並且島狀物144是藉由施加正光阻、曝光以及使用氫氧化鉀(KOH)顯影劑溶液去除光阻的未顯影區所形成的。然後，使用適當的技術(例如離子研磨、電漿刻蝕、反應性離子刻蝕(RIE)或反應性離子束蝕刻(RIBE)、電子迴旋共振(ECR)或感應耦合電漿(ICP))乾蝕刻遮罩層142，以形成島狀物144，並停止在矽層140上。假使高度非等向性蝕刻不是必須的，則可以使用乾電漿刻蝕技術，該乾電漿刻蝕技術使用的電漿蝕刻劑例如CF4、SF6或NF3。之後藉由O2灰化去除圖案化的光阻，然後藉由食人魚蝕刻產生第8A-8B圖中圖示的結構。
在一實施例中，然後將背側通孔開口120A形成於SOI基板中。最初，如第9A-9B圖所示，形成的背側通孔開口穿過背側保護層132和基底基板130，並停止在深埋氧化物層124上。在一實施例中，藉由施加圖案化的正光阻於背側保護層132上、然後藉由蝕刻曝露的保護層133以及乾反應性離子蝕刻(DRIE)基底基板130並停止在深埋氧化物層124上來形成第9A-9B圖中圖示的背側通孔開口120A。可以替代地使用濕式蝕刻劑(例如氫氧化鉀(KOH))來蝕刻基底基板130。然而，KOH濕式蝕刻劑會優先攻擊矽的(100)面，並可能會產生非等向的V-蝕刻。可以選擇DRIE蝕刻用於背側 通孔開口120A中更垂直的側壁。在蝕刻基底基板130之後，可以藉由O2灰化及後續的食人魚蝕刻來去除圖案化的正光阻，以產生第9A-9B圖中圖示的結構。
參照第10A-11B圖，矽電極110和矽內連線104、106在兩部分的蝕刻程序中被圖案化。首先，如第10A-10B圖所示，頂部矽層140被部分地蝕刻穿透，而界定矽電極和矽內連線104、106的圖案。在一實施例中，這可以使用薄的圖案化正光阻、在定時的蝕刻中以DRIE蝕刻約5μm的7-10μm厚頂部矽層140來完成。依據本發明之實施例，光阻117中的開口(僅圖示於第10A圖)對應於第10A圖邊緣上的溝槽116之大小，用以界定矽電極110和矽內連線104、106，然而，島狀物144上方對應於矽電極檯面結構112間之間隙的開口可能大於島狀物144之間的間隙。以此方式，當與單獨使用光阻相比時，可以使用圖案化硬遮罩層142中的島狀物144來形成在檯面結構之間具有較高間隙解析度的矽電極檯面結構112。可以使用O2灰化以及之後的食人魚蝕刻來去除圖案化正光阻。其次，如第11A-11B圖所示且島狀物144仍然存在，使用島狀物144作為遮罩繼續進行DRIE蝕刻，以形成包括突出檯面結構112的矽電極110以及矽內連線104、106，並停止在深埋氧化物層124的底層上。在蝕刻矽層140完成之後，進行乾式蝕刻技術，以去除約為0.1μm的島狀物144。在一實施例中，其中只有0.1μm的氧化物被去除並且深埋氧化物124為約1.0μm厚，顯著部分的曝露深埋氧化物124未被去除。依據本發明之實施例，深埋氧化物124提供部 分圖案化的SOI結構之結構穩定性，並且顯著部分的深埋氧化物124在去除島狀物144的過程中未被去除。如第11B圖所示，深埋氧化物層124被曝露在矽電極周圍和內連線之間的溝槽116中。
現在參照第12A-12B圖，之後可以將SOI晶圓的前側和背側氧化，以鈍化矽電極、矽內連線以及背側通孔開口。在一實施例中，可以進行高溫濕式氧化，以在矽電極110上、檯面結構112之間、在矽內連線104、106上以及在溝槽116內生長約1μm厚的氧化物層118。同時也在背側通孔開口120A內沿著基底基板130的側壁生長約1μm厚的氧化物層133。
然後進行使用適當乾式蝕刻技術的乾式氧化物蝕刻，以在背側通孔開口120A內的深埋氧化物層124中形成開口，而曝露出圖案化矽層140之底部表面，其中矽內連線106形成於圖案化矽層140，如第13A-13B圖所示。在一實施例中，將薄的正光阻形成於SOI晶圓的背側上方和在背側通孔開口120A內並且圖案化。然後蝕刻深埋氧化物層124，以曝露出矽層140的底部表面。如圖所示，在深埋氧化物層124中的開口比基底基板130(包括氧化物層133)內的開口更小(例如更小的直徑或橫截面)。以此方式，在深埋氧化物層124內具有比該基底基板(包括氧化物層133)更小的開口可以防止無意中蝕刻穿透氧化物層133或下切氧化物層133以及使背側通孔120與基底基板130電短路。由於微影容忍度和解析度的效能，深埋氧化物層124內的開口可以具有大於10μm 的最小橫截面。
現在參照第14A-14B圖，在通孔開口120A內的保護層133上形成圖案化導電層122，並且圖案化導電層122與矽內連線106的底部表面電接觸。在一實施例中，藉由濺射法通過陰影遮罩形成圖案化導電層122。在一實施例中，圖案化導電層122包括第一層500埃厚的鈦(Ti)、中間層500埃厚的鈦-鎢(TiW)以及1μm至2μm厚的金(Au)外層。在一實施例中，圖案化導電層122與矽內連線106歐姆接觸。在形成圖案化導電層122之後，然後可以切割SOI基板，例如使用雷射切割，以形成複數個轉印頭，每個轉印頭包括轉印頭102之陣列、以矽內連線104、106互連，並且通孔120從基底基板130的背側延伸穿過該基底基板到圖案化矽層140，以使矽電極110與轉印頭組件的工作電路電連接。
第15A-18B圖圖示依據本發明之一實施例形成包括頂側和背側通孔開口的雙極性微元件轉印頭之方法。通往第15A-15B圖的處理程序可以與第6A-12B圖的處理程序相同。在第15A-15B圖中圖示的實施例中，開口係直接形成在背側通孔開口120A正上方的頂部介電層118中。可以使用厚的圖案化正光阻然後乾式蝕刻頂部介電層118，而將開口形成在頂部介電層118中。然後藉由O2灰化和接續的食人魚蝕刻去除圖案化光阻，以產生第15A-15B圖中的結構。
現在參照第16A-16B圖，將開口形成在矽層140和深埋氧化物層124中，以形成頂側通孔開口120B，頂側通孔開口120B與背側通孔開口120A連接。可以藉由形成厚的圖 案化正光阻、之後DRIE矽層140而停止在深埋氧化物層124上、之後RIE穿過深埋氧化物層124，而將開口形成在矽層140和深埋氧化物層124中。然後藉由O2灰化和接續的食人魚蝕刻去除圖案化光阻，以產生第16A-16B圖中的結構。以此方式，當形成頂側通孔開口120B時形成穿過深埋氧化物層124的開口可以避免與從SOI結構的背側在深埋氧化物層124中形成開口而不會不利地影響沿著通孔開口120A側壁的保護層133相關的微影挑戰。
然後，可以在矽內連線106的曝露頂部表面上方和矽內連線106的內部側表面內形成圖案化導電層123，如第17A-17B圖所示。以此方式，在矽內連線106的頂部表面上方部分形成導電層123可以提供更大的、用於與矽內連線106歐姆接觸的表面積。由於SOI結構的頂部表面比SOI結構的背側表面更加接近矽內連線106，依據一些實施例，可以更有效地在矽內連線106的內部側表面內從SOI結構的頂部表面上方形成一層導電層123，與從SOI結構的背面相反。在一實施例中，藉由濺射法通過陰影遮罩形成圖案化導電層123。在一實施例中，圖案化導電層123包括第一層500埃厚的鈦(Ti)、中間層500埃厚的鈦-鎢(TiW)以及1μm至2μm厚的金(Au)外層。在一實施例中，圖案化導電層123與矽內連線106歐姆接觸。
現在參照第18A-18B圖，可以將圖案化導電層122形成於通孔開口120A內的保護層133上並與圖案化導電層123電接觸。導電層122可以由與導電層123相同或不同的材 料形成，並且可以具有相同或不同的厚度。在一實施例中，導電層123具有較厚的金層。在形成圖案化導電層122、123之後，然後可以切割SOI基板，例如使用雷射切割，以形成複數個轉印頭，每個轉印頭包括轉印頭102之陣列、以矽內連線104、106互連，並且通孔120從基底基板130的背側延伸穿過該基底基板到圖案化矽層140，並且穿過圖案化矽層140，以使矽電極110與轉印頭組件的工作電路電連接。
第19A-28B圖圖示依據本發明之一實施例形成包括背側通孔開口的雙極性微元件轉印頭之方法，該背側通孔開口具有錐形側壁。通往第19A-19B圖的處理程序可以與第6A-8B圖的處理程序相同。在第19A-19B圖中圖示的實施例中，將圖案化硬遮罩層150形成於背側保護層132上，以圖案化背側保護層。硬遮罩層150可以使用任何適當的方法沉積，例如化學氣相沉積(CVD)或電漿增強化學氣相沉積(PECVD)。在一實施例中，沉積2μm厚的PECVD氮化矽硬遮罩層150，接著沉積厚的圖案化正光阻。然後使用RIE蝕刻硬遮罩層150和背側保護層132，以形成開口並停止在基底基板130上。然後藉由O2灰化和接續的食人魚蝕刻及短暫的氫氟酸(HF)浸泡去除圖案化光阻，以產生第19A-19B圖中的結構。
現在參照第20A-20B圖，然後蝕刻背側通孔開口120A進入基底基板130。在一實施例中，使用適當的蝕刻溶液(例如KOH)進行單面濕式蝕刻，以在基底基板130中形成具有錐形側壁的背側通孔開口120A，並停止在深埋氧化物 層124上。如圖所示，在基底基板130之底部表面的通孔開口120A比在基底基板130之頂部表面、與深埋氧化物層124的界面處的通孔開口120A更寬或具有較大的橫截面。在基底基板130為(100)矽的情況中，氫氧化鉀(KOH)濕式蝕刻劑可能會優先攻擊矽的(100)面而產生圖示的V-蝕刻結構。然後可以使用毯覆氮化物蝕刻溶液去除圖案化硬遮罩層150，如第21A-21B圖所示。
以下第22A-24B圖的製程程序可以與以上關於第10A-12B圖描述的相同，並且以下第25A-28B圖的製程程序可以與以上關於第15A-18B圖描述的相同。可以理解的是，雖然用來形成第28A-28B圖中圖示的最終結構的製程程序包括在背側通孔開口120A中的錐形側壁以及頂側通孔開口120B，但頂側通孔開口120B對於在背側通孔開口120A中形成錐形側壁並非必須的。
第29A-32B圖圖示依據本發明之一實施例形成包括置換電極介電質的雙極性微元件轉印頭之方法。通往第29A-29B圖的處理程序可以與第6A-8B圖和第19A-24B圖的處理程序相同。現在參照第29A-29B圖，在一實施例中，開口係形成在背側通孔開口120A正上方和檯面結構112正上方的頂部介電層118中。在圖示的特定實施例中，並未完全將介電層118從雙極性電極轉印頭102中相鄰檯面結構112之間去除。可以使用厚的圖案化正光阻然後乾式蝕刻頂部介電層118，而將開口形成在頂部介電層118中。然後藉由O2灰化和接續的食人魚蝕刻去除圖案化光阻。然後在矽層140和 深埋氧化物層124中形成開口，以形成頂側通孔開口120B，頂側通孔開口120B與背側通孔開口120A連接。可以藉由形成厚的圖案化正光阻、之後DRIE矽層140而停止在深埋氧化物層124上、之後RIE穿過深埋氧化物層124，而將開口形成在矽層140和深埋氧化物層124中。然後藉由O2灰化和接續的食人魚蝕刻去除圖案化光阻，以產生第29A-29B圖中的結構。
然後，可以在矽內連線106的曝露頂部表面上方和矽內連線106的內部側表面內形成圖案化導電層123，如第30A-30B圖所示。以此方式，在矽內連線106的頂部表面上方部分形成導電層123可以提供更大的、用於與矽內連線106歐姆接觸的表面積。由於SOI結構的頂部表面比SOI結構的背側表面更加接近矽內連線106，依據一些實施例，可以更有效地在矽內連線106的內部側表面內從SOI結構的頂部表面上方形成一層導電層123，與從SOI結構的背面相反。在一實施例中，藉由濺射法通過陰影遮罩形成圖案化導電層123。在一實施例中，圖案化導電層123包括第一層500埃厚的鈦(Ti)、中間層500埃厚的鈦-鎢(TiW)以及1μm至2μm厚的金(Au)外層。在一實施例中，圖案化導電層123與矽內連線106歐姆接觸。
可以將圖案化導電層122形成於通孔開口120A內的保護層133上並與圖案化導電層123電接觸，如第31A-31B圖所示。導電層122可以由與導電層123相同或不同的材料形成，並且可以具有相同或不同的厚度。在一實施例中，導 電層123具有較厚的金層。導電層122、123可以沿著通孔120側表面形成連續的導電層。
現在參照第32A-32B圖，第二介電層可以毯覆沉積於圖案化SOI堆疊之頂部表面上方，同時提供背側保護。如圖所示，第二介電層126形成在檯面結構112上、在介電層118上以及在通孔120中。在一實施例中，第二介電層126係形成在通孔開口120內鄰接圖案化矽層140。在一實施例中，該第二介電層可以具有比介電層118更高的介電常數或介電崩潰強度，並且具有介於0.5μm-10μm之間的厚度。舉例來說，第二介電層126為一層藉由原子層沉積(ALD)所沉積的Al2O3、Ta2O5或HfO2。在形成介電層126之後，然後可以切割SOI基板，例如使用雷射切割，以形成複數個轉印頭。
依據本發明之實施例，覆蓋檯面結構112的介電層118或126具有適當的厚度和介電常數，以實現所需的用於微元件轉印頭的夾持壓力，並且具有足夠的介電強度而不會在操作電壓下崩潰。第33圖為說明依據本發明之一實施例從載體基板拾取和轉印微元件陣列到接收基板的方法之流程圖。在操作3310，轉印頭陣列被定位於載體基板上的微元件陣列上方。第34圖為依據本發明之一實施例的微元件轉印頭102陣列之剖面側視圖示，微元件轉印頭102陣列定位於載體基板200上的微元件陣列上方。在操作3320，微元件陣列與轉印頭陣列接觸。在替代的實施例中，轉印頭陣列係定位於以適當空氣間隙(1nm至10nm)分隔的微元件陣列上方，該空氣間隙不會明顯影響夾持壓力。第35圖為依據本發明之一 實施例的微元件轉印頭102陣列之剖面側視圖示，微元件轉印頭102陣列與微元件202陣列接觸。如圖所示，轉印頭102陣列之間距係微元件202陣列之間距的整數倍。在操作3330，將電壓施加到轉印頭102陣列。該電壓可以從轉印頭組件160內的工作電路施加，轉印頭組件160經由通孔120與轉印頭陣列電連接。在操作3340，以轉印頭陣列拾取微元件陣列。第36圖為依據本發明之一實施例拾取微元件202陣列的轉印頭102陣列之剖面側視圖示。在操作3350，然後將微元件陣列釋放到接收基板上。例如，該接收基板可以是但不限於顯示基板、照明基板、具有功能性元件(例如電晶體或積體電路)的基板或具有金屬再分配線的基板。第37圖為依據本發明之一實施例被釋放到接收基板300上的微元件202陣列之剖面側視圖示。
雖然已經在第33圖中依序說明操作3310-3350，可以理解的是，該等實施例並不局限於此，並且可以進行另外的操作，而且某些操作可以以不同的順序進行。舉例來說，在一個實施例中，進行操作以在拾取微元件之前或同時，在將微元件連接到載體基板的黏結層中產生相變。例如，該黏結層可以具有低於350℃的液相線溫度，或者更具體地為小於200℃。該黏結層可以由提供黏附性到載體基板的材料所形成，但也是微元件可被輕易釋放的介質。在一實施例中，該黏結層的材料為例如銦或銦合金。假使一部分的黏結層與微元件一起被拾取，則可以在隨後的處理過程中進行額外的操作來控制該部分黏結層的相。舉例來說，可以從位在轉印 頭組件160、載體基板200及/或接收基板300內的熱源施加熱到該黏結層。
此外，施加電壓以在微元件上產生夾持壓力的操作3330可以以各種順序進行。舉例來說，可以在微元件陣列與轉印頭陣列接觸之前、在微元件與轉印頭陣列接觸的同時或在微元件與轉印頭陣列接觸之後施加電壓。電壓也可以在該黏結層中產生相變之前、同時或之後施加。
在轉印頭102包括雙極性矽電極的情況中，橫跨每個轉印頭102中的該對矽電極施加替代電壓，使得在負電壓被施加到一個矽電極的特定時間點時，正電壓被施加到該對矽電極中的另一個矽電極，反之亦然，以產生拾取壓力。從轉印頭102釋放微元件可以使用各種不同的方法來完成，該方法包括關閉電壓源、降低橫跨該對矽電極的電壓、改變交流電壓的波形以及使電壓源接地。
依據本發明之實施例，已經描述了形成轉印頭陣列的方式以及操作轉印頭陣列來轉印微元件陣列的方式。可以使用本發明之實施例來轉印各種微元件，該微元件例如但不限於二極體、發光二極體、電晶體、積體電路以及微機電系統(MEMS)。在一實施例中，可以使用轉印頭陣列來轉印準備好被拾取的微LED元件陣列，例如美國專利申請案第13/372,222號和美國專利申請案第13/458,932號中描述的結構，該二專利申請案皆以引用方式併入本文中。
在利用本發明的各種態樣中，對於本技術領域中具有通常知識者而言，以上實施例之組合或變化可用於形成微 元件轉印頭和頭陣列以及用於轉印微元件和微元件陣列將變得顯而易見。雖然已經以結構特徵及/或方法動作專用的語言描述了本發明，但應瞭解的是，在所附申請專利範圍中界定的本發明不必然限制於所描述的特定特徵或動作，反而應將所揭式的具體特徵和動作理解為可用於說明本發明的主張發明之特別得體的實施。
106‧‧‧矽匯流排內連線
112‧‧‧檯面結構
114‧‧‧電極引線
116‧‧‧溝槽
118‧‧‧介電層
120A‧‧‧背側通孔開口
122‧‧‧導電層
124‧‧‧深埋氧化層
130‧‧‧基底基板
132‧‧‧保護層
133‧‧‧保護層
140‧‧‧圖案化矽層

Claims (20)

  1. 一種形成一微元件轉印頭陣列的方法，包含以下步驟：蝕刻一絕緣體上矽堆疊之一頂部矽層，以形成一矽內連線和複數個與該矽內連線電連接的矽電極，且每個矽電極包括一檯面結構，該檯面結構突出於該矽內連線上方；以及於該複數個矽電極上方形成一介電層。
  2. 如請求項1所述之方法，進一步包含於該頂部矽層上形成一遮罩層，並圖案化該遮罩層，以形成複數個島狀物。
  3. 如請求項2所述之方法，其中形成該遮罩層包含熱氧化該頂部矽層。
  4. 如請求項2所述之方法，進一步包含：使用該複數個島狀物作為一蝕刻遮罩，蝕刻出複數個部分穿過該頂部矽層的溝槽；從該頂部矽層去除該複數個島狀物；以及蝕刻該頂部矽層以形成該矽內連線和該複數個矽電極。
  5. 如請求項4所述之方法，其中蝕刻該頂部矽層以形成該矽內連線和該複數個矽電極包含蝕刻穿透該頂部矽層並停止在一形成於一塊狀矽基底基板上的深埋氧化物層上。
  6. 如請求項5所述之方法，其中於該複數個矽電極上方形 成該介電層包含熱氧化該複數個矽電極和該矽內連線。
  7. 如請求項5所述之方法，進一步包含：從該複數個檯面結構上方去除一部分該介電層；以及於該複數個檯面結構上方沉積一第二介電層。
  8. 如請求項7所述之方法，其中該第二介電層具有比該介電層更高的一介電常數或崩潰電壓。
  9. 如請求項8所述之方法，其中該第二介電層係以原子層沉積法沉積。
  10. 如請求項1所述之方法，進一步包含：在一SOI堆疊上形成一遮罩層，該遮罩層包含：一深埋氧化物層上方的該頂部矽層；該深埋氧化物層下方的一基底基板；及該基底基板下方的一底部保護層；蝕刻出一穿過該底部保護層、該基底基板以及該深埋氧化物層的通孔開口；以及在該通孔開口內形成一圖案化導電層，以製作與該矽內連線和該複數個矽電極的電接觸。
  11. 如請求項10所述之方法，進一步包含熱氧化該通孔開口之側表面，以在該通孔開口內形成該圖案化導電層之前形成 覆蓋該通孔開口之側表面的一保護層。
  12. 如請求項11所述之方法，其中於該複數個矽電極上方形成該介電層包含與熱氧化該通孔開口之側表面同時熱氧化該複數個矽電極。
  13. 如請求項10所述之方法，其中形成該圖案化導電層包含通過一陰影遮罩沉積該圖案化導電層。
  14. 如請求項10所述之方法，其中蝕刻穿過該基底基板的該通孔開口包含乾反應性離子蝕刻(DRIE)。
  15. 如請求項10所述之方法，其中蝕刻穿過該基底基板的該通孔開口包含以一氫氧化鉀(KOH)溶液蝕刻，以形成錐形側壁。
  16. 如請求項10所述之方法，其中蝕刻穿過該深埋氧化物層的該通孔開口包含於該深埋氧化物層內形成一比該基底基板中更小的開口。
  17. 如請求項1所述之方法，進一步包含以下步驟：在一SOI堆疊上形成一遮罩層，該遮罩層包含：一深埋氧化物層上方的該頂部矽層；該深埋氧化物層下方的一基底基板；及 該基底基板下方的一底部保護層；蝕刻出穿過該底部保護層及該基底基板並停止在該深埋氧化物層上的一背側通孔開口；以及蝕刻出一穿過該介電層、該矽層以及該深埋氧化物層的頂側通孔開口；其中該頂側通孔開口與該背側通孔開口連接。
  18. 如請求項17所述之方法，進一步包含於該頂側通孔開口內、該矽內連線之一曝露頂部表面上方和該矽內連線之一內部側表面內沉積一圖案化導電層。
  19. 如請求項18所述之方法，進一步包含於該背側通孔開口內沉積一與該圖案化導電層電接觸的第二圖案化導電層。
  20. 如請求項18所述之方法，其中沉積該圖案化導電層和該第二圖案化導電層包含通過陰影遮罩沉積。
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