TW201407720A - 具有埋藏鞍形鰭式場效電晶體之靜態隨機存取記憶體及其製造方法 - Google Patents

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Abstract

提供一種靜態隨機存取記憶體積體電路及其製造方法。一種方法，包含於覆蓋在矽基板上面之第一氧化物層上沉積光阻，使用光阻形成局部的圖案，以在氧化物層上形成兩個反相器，每一個反相器具有上拉電晶體、下拉電晶體、以及通閘電晶體。該方法涉及在對應於圖案之氧化物層中非等向性蝕刻U型通道，且之後在矽層中等向性蝕刻U型通道，以形成在矽中的鞍型鰭狀物。在鞍型鰭狀物之上沉積第二氧化物層，且在第二氧化物層之上沉積第一金屬層。在第一金屬層之上形成接點金屬層並平坦化以形成局部互連，局部互連是耦合一個反相器之閘極電極至另一個反相器之上拉和下拉電晶體之間的節點以及至其中一個通閘電晶體之源極/汲極。

Description

具有埋藏鞍形鰭式場效電晶體之靜態隨機存取記憶體及其製造方法
本發明大體有關於靜態隨機存取記憶體積體電路及其製造方法，且更特別的是，有關於具有埋藏U型鰭式場效電晶體之靜態隨機存取記憶體積體電路及製造此種積體電路之方法。
電晶體，例如金屬氧化物半導體場效電晶體(MOSFET)或僅為場效電晶體(FET)或金屬氧化物半導體電晶體，為大多數半導體積體電路(IC)的核心構件塊。場效電晶體包含源極與汲極區，在施加至覆於通道上之閘極電極的偏壓影響下，源極和汲極區之間的電流可通過通道流動。某些半導體體積體電路，例如高性能微處理器和記憶體陣列可包含數百萬的場效電晶體。對於此種積體電路，減少電晶體尺寸並因而增加電晶體密度在半導體製造產業中仍然是高優先順序。然而，在電晶體尺寸減小時，電晶體性能必須維持。
靜態隨機存取記憶體(SRAM)積體電路(IC)廣泛地被使用，不僅作為單機記憶體而且作為例如微處理器中的嵌入式記憶體。這樣的靜態隨機存取記憶體積體電路的尺寸顯著地增加，以至於超過一百萬位元的記憶體是現在常見的。隨著積體電路尺寸的增加，所以有加工複雜性。增加積體電路尺寸須要減少在個別組件的尺寸以及在個別組件內線路和空間的最小特徵尺寸、最小寬度。隨著特徵尺寸的減小使得加工複雜性增加，因為其變得難以精確地定義線以及確保在不同加工階層的特徵之間有足夠的間距。
目前已知的靜態隨機存取記憶體單元包含六個電晶體，且除了閘極電極階層之外須要至少三個金屬階層。可靠地加工多個導體階層以及該些導體層的必要接點是困難的，尤其是當最小特徵尺寸縮小到20奈米(nm)或更小的範圍時。
也知道的，高性能場效電晶體(FET)可形成在鰭狀的半導體結構，通常被稱為“鰭式場效電晶體”。積體電路(IC)，包含靜態隨機存取記憶體單元，是使用這樣的鰭式場效電晶體所製造。不同於傳統的平面型場效電晶體，有鰭式場效電晶體的半導體區含有源極-汲極通道，係具有大約垂直於其上形成有裝置的基板晶粒或晶片之表面的鰭狀外形的直立(standing)。閘極電極可被設置在都暴露的鰭狀通道區之側邊以及有時沿著狹窄的頂部邊緣，但這樣的邊緣閘極是不須要的。用語“三閘極(tri-gate)”是 用於涉及具有沿著狹窄的頂部邊緣也沿著側邊之閘極的鰭型場效電晶體。於此所使用的用語“鰭式場效電晶體”，單數或複數，是意指包含所有這樣的變化。
鰭式場效電晶體本身提供減少電晶體尺寸同時維持電晶體性能的雙重目標。電晶體性能，通常藉由其跨導(transconductance)的量測，是與電晶體通道的寬度成比例的。在鰭式場效電晶體中，電晶體通道是在至少沿著鰭的垂直的側壁形成，以促進寬通道的形成，並從而增加效能，而無須顯著地增加電晶體所須要的基板表面的區域。
然而，即時有鰭式場效電晶體，減少裝置尺寸(且從而特徵尺寸)引出了製造問題。這樣的問題包含在閘極長度縮小時的不利的短通道效應以及來自通道的隨機摻雜波動在臨界電壓(最小閘極電壓必要關閉電晶體為“開啟”)的伴隨變化。臨界電壓(Vt)的變化或波動隨後可導致不匹配和不相配的電晶體。一種解決方案是製造具有未摻雜通道的電晶體，但製造這樣的電晶體可能是困難的，特別是在塊體半導體晶圓上形成的裝置。由於在完全耗盡主體中摻雜物的缺乏，有很少或沒有隨機摻雜波動驅動之Vt不匹配，且隨機電報雜訊(random telegraph noise，RTN)對於靜態隨機存取記憶體單元成為限制匹配機制。程序優化可改善隨機電報雜訊；不匹配的Vt由於隨機電報雜訊也隨著區域放大縮小，如此對於未來大的靜態隨機存取記憶體陣列而言，最大化閘極區域仍然是重要的目標。
對於低的靜態隨機存取記憶體單元的漏電，閘極引發之汲極漏電(gate induced drain leakage，Gidl)是另一個限制因素。在閘極直接地增加摻雜濃度是須要的，以便得到靜態隨機存取記憶體裝置的驅動電流。此有助於增加閘極引發之汲極漏電。
因此，期望提供一種具有埋藏鞍型鰭式場效電晶體之靜態隨機存取記憶體積體電路。另外，期望提供用於製造具有埋藏鞍型鰭式場效電晶體之靜態隨機存取記憶體積體電路以減少複雜性及增加可靠性之方法。此外，從隨後詳細描述及所附的申請專利範圍，配合所附圖式和前述技術領域與背景，可清楚明白本發明的其他期望特徵和特性。
提供一種用於製造靜態隨機存取記憶體積體電路之方法。根據一個實施例，該方法涉及於覆蓋矽基板上面之第一氧化物層上沉積光阻；使用光阻形成局部的圖案，以在氧化物層上形成兩個上拉電晶體、兩個下拉電晶體、以及兩個通閘電晶體。藉由在對應於圖案之氧化物層中非等向性蝕刻U型通道，且之後在矽層中等向性蝕刻U型通道，以形成在矽中的鞍型鰭狀物。在鞍型鰭狀物之上沉積第二氧化物層，且在第二氧化物層之上沉積第一金屬層。
在另一實施例中，靜態隨機存取記憶體單元包含兩個埋藏上拉鰭式場效電晶體、兩個埋藏下拉鰭式 場效電晶體、兩個埋藏通閘鰭式場效電晶體；第一交叉耦合接點是組構成電性互連第一上拉電晶體、第一下拉電晶體、及第一通閘電晶體；以及第二交叉耦合接點是組構成電性互連第二上拉電晶體、第二下拉電晶體、及第二通閘電晶體；其中，每一個埋藏鰭式場效電晶體為U型。在一個替代實施例中，U型鰭式場效電晶體為鞍型。
100、200、300、600‧‧‧靜態隨機存取記憶體單元
102、104‧‧‧半導體基板塊
120、136、323、331‧‧‧下拉電晶體
121、125‧‧‧源極區
122‧‧‧鰭狀物
123、127‧‧‧汲極區
124、134、321、333‧‧‧上拉電晶體
125‧‧‧放大視窗、放大圖
127、129‧‧‧線
128、130、328‧‧‧通閘電晶體
131‧‧‧源極區、通閘電晶體
202‧‧‧氧化物填充層
304、314‧‧‧第二電位源接點、金屬接點
309、311‧‧‧非主動裝置
310、312‧‧‧金屬接點
319、312‧‧‧第一電位源接點
320、308‧‧‧互連、互連金屬
330‧‧‧第一反相器、交叉耦合反相器
332‧‧‧第二反相器、交叉耦合反相器
602、604、606‧‧‧氧化物區
608、610、612‧‧‧氮化物層
1100‧‧‧硬遮罩層、抗蝕層
1102‧‧‧主動區域
1104‧‧‧周邊邏輯區域
1601、1602‧‧‧深度
1622‧‧‧氮化物
1624、2402‧‧‧氧化物
1626、2304‧‧‧矽
1802‧‧‧虛線
1804、1902‧‧‧通道
1806‧‧‧頂部
1808‧‧‧底部
2002‧‧‧上拉鰭狀物
2004‧‧‧下拉鰭狀物
2102‧‧‧金屬填充層
2200‧‧‧氮化物
2300‧‧‧頂部表面
2600‧‧‧氧化物填充層
2604‧‧‧氮化物層
3102‧‧‧氧化物罩
3600‧‧‧程序、方法
3602至3612‧‧‧步驟
以下配合所附圖式來敍述本發明，其中相同的元件符號是指相似的元件，且其中：第1圖係為具有埋藏U型鰭式場效電晶體之靜態隨機存取記憶體積體電路之一部分的六個電晶體的靜態隨機存取記憶體單元之示例性示意佈局之透視圖；第2圖係為第1圖之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之示意透視圖，用以說明後氧化物填充加工步驟；第3圖係為第2圖之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之示意透視圖，用以說明接點形成；第4圖係為第1圖之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第5圖係為第3圖之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第6圖係在用於形成埋藏鰭式場效電晶體之氮化物硬 遮罩加工步驟後之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第7圖係與第6圖有關之邏輯區域之橫截面圖；第8圖係沿著第6圖之線A-A之橫截面圖；第9圖係沿著第6圖之線B-B之橫截面圖；第10圖係沿著第6圖之線C-C之橫截面圖；第11圖係在用於形成埋藏鰭式場效電晶體之非選擇性的氧化物/聚丙烯加工步驟後之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第12圖係與第11圖有關之邏輯區域之橫截面圖；第13圖係沿著第11圖之線A-A之橫截面圖；第14圖係沿著第11圖之線B-B之橫截面圖；第15圖係沿著第11圖之線C-C之橫截面圖；第16圖係在鰭狀物形成加工步驟後之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第17圖係與第16圖有關之邏輯區域之橫截面圖；第18圖係沿著第16圖之線A-A之橫截面圖；第19圖係沿著第16圖之線B-B之橫截面圖；第20圖係沿著第16圖之線C-C之橫截面圖；第21圖係在閘極氧化物、金屬填充、及金屬凹陷RIE加工步驟後之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第22圖係與第21圖有關之邏輯區域之橫截面圖； 第23圖係沿著第21圖之線A-A之橫截面圖；第24圖係沿著第21圖之線B-B之橫截面圖；第25圖係沿著第21圖之線C-C之橫截面圖；第26圖係在取代閘極加工步驟後之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第27圖係與第26圖有關之邏輯區域之橫截面圖，用以說明取代閘極；第28圖係沿著第26圖之線A-A之橫截面圖；第29圖係沿著第26圖之線B-B之橫截面圖；第30圖係沿著第26圖之線C-C之橫截面圖；第31圖係在接點形成加工步驟後之靜態隨機存取記憶體積體電路之一部分的靜態隨機存取記憶體單元之上視圖；第32圖係與第31圖有關之邏輯區域之橫截面圖，用以說明取代閘極和接點；第33圖係沿著第31圖之線A-A之橫截面圖；第34圖係沿著第31圖之線B-B之橫截面圖；第35圖係沿著第31圖之線C-C之橫截面圖；以及第36圖係與製造具有埋藏鞍型鰭式場效電晶體之靜態隨機存取記憶體裝置有關的各個程序步驟之流程圖。
下面的詳細描述本質上僅是示例性，並無意限制發明或應用以及發明的用途。此外，無意受前面的 技術領域、背景、發明內容或下列的詳細說明中所提出任何明示或暗示的理論約束。
第1圖為具有埋藏U型(或鞍形)鰭式場效電晶體之六個電晶體的靜態隨機存取記憶體單元100的示例性示意佈局之透視圖。在靜態隨機存取記憶體積體電路(IC)中，這樣的單元將多次以規律的行和列的陣列被複製。隨機存取記憶體單元100包含六個電晶體：各自的上拉(pull up)電晶體124和134；各自的下拉(pull down)電晶體120和136；以及各自的通閘(pass gate)電晶體128和130。每一個電晶體包含形成在半導體基板中分隔開的源極和汲極區，藉由閘極電極而分離，該閘極電極選擇性地控制通過在源極和汲極間延伸之通道的電流流動。閘極電極係藉由閘極電介質與下層的通道電性絕緣。這樣的金屬氧化物半導體電晶體可以是P-通道金屬氧化物半導體(PMOS)或N-通道金屬氧化物半導體(NMOS)。
舉例來說，下拉電晶體120包含形成在半導體(例如矽)基板塊102中的源極區121和汲極區123。上拉電晶體124包含形成在半導體基板塊104中的源極區125和汲極區127。通閘電晶體130共用下拉電晶體120的一個共有汲極區，且更包含源極區131，也是形成在在半導體基板塊102中。儘管實際的電晶體裝置被埋藏，並因而在第1圖之視圖所隱藏，但這些埋藏的鰭式場效電晶體裝置類似U型或或鞍型，如在放大視窗125所示。此U型，以及多個U型裝置的製造方式，將在下面詳細描述。
現在請參考第3圖，靜態隨機存取記憶體單元100更包含兩個交叉耦合反相器330和332。第一反相器330包含接合在共用交叉耦合接點及互連308之上拉電晶體124和下拉電晶體120。第二反相器332包含具有共用交叉耦合接點及互連320之上拉電晶體134和下拉電晶體136。藉由延伸該交叉耦合接點下至埋藏的裝置以促進兩個反相器的交叉耦合。上拉電晶體124和134的源極各自對應於金屬接點310和312而耦合至第一電位源VDD，且下拉電晶體120和136的源極各自對應於金屬接點304和314而耦合至第二電位源VSS。藉由各自的通閘電晶體128和130的讀取或寫入以存取該單元(請參考第1和3圖)。
如眾所周知，諸如靜態隨機存取記憶體積體電路的積體電路是形成在半導體基板中以及半導體基板上，而製造程序涉及一系列的光微影成像(photolithographic)加工步驟，其中，曝光感光材料層以通過光遮罩傳遞放射，以轉移光遮罩上的影像到感光材料層。之後，顯影感光材料層且使用所得到之圖案化遮罩作為程序遮罩，以供蝕刻、離子植入或其他加工步驟。
在傳統的方法中，在閘極階層上方須要三個金屬階層以完成靜態隨機存取記憶體單元。三個金屬階層的接點必須被蝕刻通過兩個不同厚度的絕緣體，因為它們使得在不同階層(閘極電極階層和有主動矽階層)的單元接觸。靜態隨機存取記憶體佈局是密集的，且正確地蝕刻接點對於該些階層的製作程序是關鍵的。由於特徵尺寸的 減小，使得正確地且可靠地蝕刻接點變成越來越難。金屬層1通常用於靜態隨機存取記憶體單元中局部連接以及用於佈線通過至金屬層2。在靜態隨機存取記憶體單元中的第三個金屬化層增加在覆蓋物上及在該層之關鍵尺寸上的限制，並且因而增加了製造程序的複雜性。
於此所描述的是依照各種實施例的一種具有埋藏U型鰭式場效電晶體之靜態隨機存取記憶體積體電路以及用於製造這樣的積體電路之方法。在MOS半導體裝置之製造的各個步驟是眾所周知的，且為簡潔起見，於本文中許多常規的步驟將僅簡要地提及或者完全省略而不提供已知程序的細節。而用語“MOS”嚴格來說是指具有金屬閘極電極覆蓋在氧化物閘極絕緣體上的裝置，於此使用的用語是指具有閘極電極之任何裝置，無論是金屬或其它導電材料覆蓋在閘極絕緣體上面，無論覆蓋在半導體基板上面的是氧化物或其它電介質材料。
根據一個實施例，用於製造具有埋藏U型或鞍型的鰭式場效電晶體之靜態隨機存取記憶體積體電路之方法由識別開始，其鞍狀或U型的鰭式場效電晶體允許電晶體閘極長度增加(相對於矩形閘極組構)在30至40%的範圍內，而不影響在給定體積的靜態隨機存取記憶體單元內的電晶體密度。在此方面，雖已提出了鞍型的鰭式場效電晶體，然而在靜態隨機存取記憶體積體電路的背景下，本發明是涉及一種新穎的且非顯而易見的埋藏鞍型鰭式場效電晶體之技術。
現在請參考第2圖，顯示在靜態隨機存取記憶體單元200(對應於第1圖之靜態隨機存取記憶體單元100)之上形成後氧化物填充層202之後的靜態隨機存取記憶體單元200。更具體地說，有關於取代閘極之形成的程序步驟是在積體電路的周邊邏輯區域(未圖示)完成，而不是在積體電路的主動區或記憶體區域，因為鰭式場效電晶體埋藏在金屬層下(下面會作更詳細描述)。取代閘極整合所涉及之特定程序步驟是眾所周知的，且在這裡不須要進一步詳細描述。
請再次參考第3圖，現在將描述說明實現反相器之交叉耦合的金屬接點，也稱作靜態隨機存取記憶體單元的佈線。更具體地說，共有八個裝置顯示在第3圖之實施例中。其中，有六個主動電晶體以及兩個非主動電晶體。六個主動電晶體為上拉電晶體321和333、下拉電晶體323和331、以及通閘電晶體128和328。藉由各自的交叉接點和互連金屬308和320，各自的非主動裝置309和311從它們的閘極至鄰近的上拉電晶體之汲極是短路的。它們僅僅被用於佈線，以使各自的反相器330和332經過各自的互連308和320而產生交叉耦合及互連。
現在請參考第4圖，為第1圖之靜態隨機存取記憶體單元100的上視圖，其包含上拉電晶體124和134、下拉電晶體120和136、通閘電晶體128和131、以及非主動連接309和311。第5圖是第3圖之靜態隨機存取記憶體單元300的上視圖，且其包含具有各自的第一電 位源(VDD)接點319、312、各自的第二電位源(VSS)接點304、314、以及各自的交叉耦合接點和互連308和320之反相器330和332。
現在將配合第6至35圖來描述用於製造在靜態隨機存取記憶體單元內之埋藏鞍型鰭式場效電晶體的程序步驟。
第6圖係具有各自的氧化物區602、604和606、以及各自的氮化物層608、610和612之靜態隨機存取記憶體單元600的上視圖。在STI形成和表面氧化之後，可對nmos裝置和pmos裝置各自地執行S/D植入以成為靜態隨機存取記憶體區。之後，在主動區中執行氮化物硬遮罩沉積步驟，作為埋藏鰭式場效電晶體程序。第7圖係靜態隨機存取記憶體單元600之周邊邏輯區的側邊橫截面圖。第8圖係通過沿著第6圖之線A-A所得到矽的橫截面圖。第9圖係通過沿著第6圖之線B-B所得到氧化物的橫截面圖，以及第10圖係通過沿著第6圖之線C-C所得到矽和氧化物的橫截面圖。
現在請參考第11至15圖，用於形成埋藏鞍型鰭式場效電晶體之微影和蝕刻加工步驟是在主動區中執行。最初，硬遮罩(例如，碳/氮氧化硅)層1100是沉積在包含主動(記憶體)區域1102和周邊邏輯區域1104兩者的整個基板之上。如下面所解釋的，硬遮罩仍然是在邏輯區之上，以在主動(SRAM)區之加工期間保護它。用於埋藏鰭式場效電晶體之程序顺序是類似於埋藏字元線之程序顺序， 這是工業中DRAM製造的標準。
更具體地說，執行埋藏鰭式場效電晶體(BF)的微影步驟，在矽中創造圖案以用於形成埋藏鰭式場效電晶體。接著是BF蝕刻步驟，例如，一種非選擇性的氧化物/矽蝕刻以創造U型結構的圖案，以用於之後形成埋藏鰭式場效電晶體。第12圖係邏輯區域的側邊橫截面圖，其藉由硬遮罩以於前述的微影和蝕刻步驟受到保護。第13圖係說明U型結構通過沿著第11圖之線A-A所得到硬遮罩、氮化物、氧化物、和矽的橫截面圖。第14圖係通過沿著第11圖之線B-B所得到硬遮罩、氮化物、和氧化物的橫截面圖。第15圖係通過沿著第11圖之線C-C所得到閘極區的橫截面圖。
現在轉向第16至20圖，先前在第11圖所鋪設的抗蝕層(硬遮罩)1100被剝離(移除)。鰭狀物形成後，繼續進行氧化物層之非等向性的STI凹陷(蝕刻)，隨後進行矽之等向性的薄化。第16圖係第11圖之靜態隨機存取記憶體單元之上視圖，而硬遮罩層1100被移除。第17圖係靜態隨機存取記憶體積體電路之周邊邏輯區域的橫截面圖，此不受前述的鰭狀物形成步驟的影響。第18圖係通過沿著第16圖之線A-A所得到氮化物1622、氧化物1624、和矽1626的橫截面圖。第19圖係通過沿著第16圖之線B-B所得到氮化物和氧化物的橫截面圖，以及第20圖係通過沿著第16圖之線C-C所得到閘極區的橫截面圖。
繼續參考第18和19圖，U型通道1804最 初在矽中是蝕刻至深度1601，而形成各鰭狀物的頂部1806。等向性主動的薄化加寬通道1804(由第18圖的左邊到右邊)，如虛線1802所表示，以形成各鰭狀物的底部1808。被等向性地蝕刻至深度1602的矽是對應於在氧化物中通道1902的深度。此主動區域薄化(矽薄化)具有在矽中薄化所形成之鰭狀物、形成埋藏鞍型結構的效果。
在第20圖中係說明所得到的鞍型矽鰭狀物，其顯示上拉鰭狀物2002和稍微寬的下拉鰭狀物2004。此鞍狀組構通常是對應於第1圖之放大圖125中所示的鰭狀物122。尤其，沿著第16圖之線A-A的視圖(如第18圖所示)是類似於沿著第1圖之線129的視圖，且沿著第16圖之線C-C的視圖(如第20圖所示)是類似於沿著第1圖之線127的視圖。
現在請參考第21至25圖，將進行說明與佈置金屬線以製造在鞍型矽鰭狀物上的鰭式場效電晶體有關的程序步驟。程序由閘極氧化物形成(未圖示)開始，然後接著沉積金屬填充(通常滿溢)層2102，以及CMP研磨步驟以向下移除過量金屬至氮化物2200之頂部表面2300。隨後在矽2304(第23圖)和氧化物2402(第24圖)之U型區域中進行反應性離子蝕刻(RIE)。反應性離子蝕刻之金屬凹陷對於氮化物是有選擇性；也就是說，其保護氮化物且僅蝕刻金屬。
如果積體電路包含一種低漏電的靜態隨機存取記憶體，中能隙功函數(midgap work function)允許n- 型和p-型裝置兩者使用相同的金屬。另一方面，如果涉及一種高性能的靜態隨機存取記憶體，兩個不同的功函數(WF)金屬可使用標準技術對n型鰭式場效電晶體和p型鰭式場效電晶體裝置進行沉積及圖案化(例如，使用連續的微影遮罩和濕蝕刻)。
現在請參考第26至30圖，其顯示與在邏輯區域中形成虛擬閘極和取代閘極，以及在主動區形成鰭式場效電晶體罩(cap)有關的程序步驟。在靜態隨機存取記憶體區中也可使用S/D植入以實現U型鰭式場效電晶體之S/D摻雜。或者，可在U型鰭式場效電晶體形成之前(如上述結合第6圖)以及和用於調諧原因之邏輯S/D植入之前執行S/D植入。程序由舖上氧化物填充層2600開始，使用CMP向下拋光(停止在氮化物層2604)，然後執行去渣(deglazing)(氧化物蝕刻)步驟及氮化物帶。在邏輯區域中形成取代閘極，且在主動區中形成鰭式場效電晶體罩，全部依照已知、標準的程序和材料。
現在請參考第31至35圖，將說明與例如第3圖所示的建立交叉耦合接典和互連之接點形成有關的程序步驟。最初鋪設氧化物罩3102以保護先前在邏輯區域中形成的閘極。接點形成是涉及沉積硬遮罩、光微影圖案化、以及向下蝕刻穿過氧化物層(使用RIE)以創造接點孔洞，停止在主動矽上。在孔洞中沉積阻擋層(例如，氮化鈦)，接著以金屬(例如，鎢)填充(通常滿溢)孔洞，然後執行CMP，全部依照標準的技術和材料。
根據一個實施例，最終平坦化上述的金屬接點以形成至少：閘極電極；源極/汲極接點；接點至耦合通閘電晶體之節點、上拉和下拉電晶體之間的共用節點、和交叉耦合閘極電極；以及用於耦合上拉電晶體至一電位節點(例如，VDD)和耦合下拉電晶體至另一電位節點(例如，VSS)之接點。閘極電極材料從而形成局部互連：耦合每一上拉電晶體之閘極電極至其相關的下拉電晶體以形成共用的閘極電極；在共用反相器節點耦合每一上拉電晶體至其相關的下拉電晶體；耦合共用的閘極電極至相對的反相器對之上拉和下拉電晶體之間的共用反相器節點；耦合通閘電晶體之源極/汲極至共用的反相器節點；以及提供靜態隨機存取記憶體單元被耦合至電位來源VDD和VSS。
現在請參考第36圖，係與製造靜態隨機存取記憶體積體電路有關之實施例的示例性程序3600，包括沉積(步驟3602)覆蓋矽基板上面之第一氧化物層上的光阻層，以及使用光阻形成(步驟3604)局部的圖案，以在氧化物層上形成兩個上拉電晶體、兩個下拉電晶體、以及兩通閘電晶體。方法3600進一步包含在對應於電晶體之圖案的氧化物層中非等向性蝕刻(步驟3606)U型溝槽，然後在矽層中等向性蝕刻(步驟3608)U型通道，以在矽中形成鞍型鰭狀物。之後，在鞍型鰭狀物之上沉積(步驟3610)第二氧化物層。最後，在第二氧化物層之上沉積(步驟3612)第一金屬層。
雖然前述具體實施例中已經描述至少一個 實施例，但應理解到仍有許多變化存在。也應理解到示例性實施例僅為範例，且無意以任何方式限制本發明的範圍、可應用性、或組態。相反地，上述詳細說明將為本領域技術人員在實現示例性實施例上提供一個方便的路線圖。應理解的，元件之功能與配置可有各種變化，而不脫離在所附的申請專利範圍中及法律等效者所提出的本發明的範圍。
3600‧‧‧程序、方法
3602至3612‧‧‧步驟

Claims (20)

  1. 一種製造靜態隨機存取記憶體積體電路(IC)之方法，包括：於覆蓋在矽基板上面之第一氧化物層上沉積光阻；使用該光阻以形成局部的圖案，以在該氧化物層上形成兩個上拉電晶體、兩個下拉電晶體、以及兩個通閘電晶體；在對應於該圖案之該氧化物層中非等向性蝕刻U型通道；在該矽層中等向性蝕刻U型通道，以形成在矽中的鞍型鰭狀物；在該鞍型鰭狀物之上沉積第二氧化物層；以及在該第二氧化物層上沉積第一金屬層。
  2. 如申請專利範圍第1項所述之方法，更包括：形成閘極電極及局部互連，以將其中一個該上拉電晶體和其中一個該下拉電晶體耦合至另一上拉電晶體和下拉電晶體之間的節點以及至該通閘電晶體之源極/汲極。
  3. 如申請專利範圍第1項所述之方法，其中，沉積光阻包括在該靜態隨機存取記憶體積體電路之主動區域和邏輯區域兩者之上沉積該光阻。
  4. 如申請專利範圍第1項所述之方法，更包括光微影圖案化該光阻。
  5. 如申請專利範圍第1項所述之方法，更包括在該非等向性蝕刻之前從該主動區域移除該光阻。
  6. 如申請專利範圍第1項所述之方法，其中，該非等向性蝕刻包括該第一氧化物層之STI凹陷蝕刻。
  7. 如申請專利範圍第1項所述之方法，更包括形成n型場效電晶體和p型場效電晶體兩者。
  8. 如申請專利範圍第7項所述之方法，其中，該方法包括形成低漏電的靜態隨機存取記憶體。
  9. 如申請專利範圍第8項所述之方法，其中，沉積該第一金屬層包括沉積單一金屬物種。
  10. 如申請專利範圍第7項所述之方法，其中，該方法包括形成高性能的靜態隨機存取記憶體。
  11. 如申請專利範圍第10項所述之方法，其中，沉積該第一金屬層包括沉積兩種單獨的金屬功函數。
  12. 如申請專利範圍第1項所述之方法，更包括：在該靜態隨機存取記憶體積體電路之該邏輯區域中形成取代閘極；以及在該靜態隨機存取記憶體積體電路之該主動區域中形成場效電晶體罩。
  13. 如申請專利範圍第1項所述之方法，更包括在該上拉電晶體、該下拉電晶體、及該通閘電晶體之上形成接點金屬層。
  14. 如申請專利範圍第13項所述之方法，更包括：平坦化該接點金屬層以形成：閘極電極；源極/汲 極接點；接點至耦合該通閘電晶體之節點、上拉和下拉電晶體之間的共用節點、和交叉耦合閘極電極；以及用於耦合該上拉電晶體至第一電位節點及該下拉電晶體至第二電位節點之接點。
  15. 如申請專利範圍第14項所述之方法，其中，該第一電位節點是對應於VDD，以及該第二電位節點是對應於VSS。
  16. 如申請專利範圍第13項所述之方法，更包括在沉積該金屬接點層之前，在該電晶體之上沉積阻擋層。
  17. 如申請專利範圍第16項所述之方法，其中，沉積該阻擋層包括沉積氮化鈦，以及沉積該金屬接點層包括沉積鎢。
  18. 一種以如申請專利範圍第1項所述之方法所構成之靜態隨機存取記憶體單元。
  19. 一種靜態隨機存取記憶體積體電路，包括：兩個埋藏上拉鰭式場效電晶體；兩個埋藏下拉鰭式場效電晶體；兩個埋藏通閘鰭式場效電晶體；第一交叉耦合接點，係組構成電性互連第一個該上拉電晶體、第一個該下拉電晶體、以及第一個該通閘電晶體；以及第二交叉耦合接點，係組構成電性互連第二個該上拉電晶體、第二個該下拉電晶體、以及第二個該通閘電晶體； 其中，每一個該埋藏鰭式場效電晶體為U型。
  20. 如申請專利範圍第19項所述之靜態隨機存取記憶體積體電路，其中，每一個該U型鰭式場效電晶體為鞍型。
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