TW201347409A - 狀態機晶格中之布林邏輯 - Google Patents

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Abstract

本發明揭示方法及裝置，其中存在一種包含一有限狀態機晶格(30)之裝置。該晶格(30)可包含可經程式化以對一資料串流執行各種邏輯函式之一可程式化布林邏輯單元(58B)。該可程式化包含至該布林邏輯單元(58B)之一第一輸入之一反相、該布林邏輯單元(58B)之一最後輸出之一反相及一「及」閘或者一「或」閘作為該布林邏輯單元(58B)之一最終輸出之一選擇。該布林邏輯單元(58B)亦包含經組態以致使該布林邏輯單元(58B)僅在於該布林邏輯單元(58B)處接收到表示一資料串流之結束之一資料結束之後輸出的資料結束電路。

Description

狀態機晶格中之布林邏輯
本發明之實施例一般而言係關於電子裝置，且在特定實施例中更具體而言係關於用於型樣辨識之平行有限狀態機。
在計算領域中，型樣辨識任務日益具挑戰性。在電腦之間傳輸之資料量越來越大，且使用者希望偵測之型樣之數目日益增加。舉例而言，通常藉由搜尋一資料串流中之型樣(例如，特定片語或程式碼片段)來偵測垃圾郵件及惡意軟體。型樣之數目隨垃圾郵件及惡意軟體之多樣化而增加，此乃因新型樣可經實施以搜尋新變化形式。
辨識一型樣可通常涉及判定是否滿足了指示該型樣之所匹配條件之各種組合。布林邏輯可經實施以判定型樣辨識計算中之所匹配條件之各種組合。舉例而言，可使用「及(AND)」閘、「或(OR)」閘、「非或(NOR)」閘及「非及(NAND)」閘來判定所匹配條件之各種組合。發明者已判定藉由增加可用於型樣辨識計算之邏輯運算之數目來增加布林邏輯之多功能性可係有用的。
10‧‧‧基於處理器之系統/系統
12‧‧‧處理器
14‧‧‧狀態機引擎
16‧‧‧記憶體
18‧‧‧外部儲存器
20‧‧‧編譯器
22‧‧‧輸入裝置
24‧‧‧輸出裝置/顯示器
26‧‧‧網路介面裝置
30‧‧‧有限狀態機晶格/晶格/第一有限狀態機晶格/第二有 限狀態機晶格
30A‧‧‧第一有限狀態機晶格/有限狀態機晶格
30B‧‧‧第二有限狀態機晶格/有限狀態機晶格
32‧‧‧區塊
34‧‧‧狀態機元件/第一狀態機元件
36‧‧‧狀態機元件/第二狀態機元件
38‧‧‧列
38A至38E‧‧‧列
40‧‧‧可程式化區塊間交換元件/區塊間交換元件/可程式化交換元件
42‧‧‧可程式化區塊內交換元件/區塊內交換元件/可程式化交換元件
44‧‧‧可程式化列內交換元件/列內交換元件/可程式化交換元件
46‧‧‧導體
48‧‧‧緩衝器
50‧‧‧緩衝器
52‧‧‧輸入區塊/資料輸入區塊/第一資料輸入區塊/第二資料輸入區塊
54‧‧‧輸出區塊
56‧‧‧程式化介面/程式化介面區塊
58‧‧‧特殊用途元件/計數器/12位元可程式化計數器/12位元計數器
58A‧‧‧計數器單元/計數器
58B‧‧‧可程式化布林邏輯單元/布林邏輯單元/單元/特定邏輯單元
60‧‧‧兩者之群組
62‧‧‧第一輸入/輸入/輸入線
64‧‧‧第二輸入/輸入/輸入線
66‧‧‧輸出/共同輸出
68‧‧‧列互連導體/第一複數個列互連導體/列互連件導體
70‧‧‧列互連導體/第二複數個列互連導體/列互連件導體
72‧‧‧輸出/輸出線
74‧‧‧輸出/輸出線
76‧‧‧「或」閘
78‧‧‧3對1多工器
79‧‧‧交換元件
80‧‧‧記憶體單元/第一記憶體單元
82‧‧‧偵測線
84‧‧‧資料串流線
86‧‧‧偵測單元
92‧‧‧根節點/節點/上游節點
94‧‧‧標準節點/節點/上游節點/下游節點/第一節點/第二節點
96‧‧‧終端節點/節點/下游節點
98‧‧‧邊緣
100‧‧‧階層式結構
102‧‧‧輸出信號
130‧‧‧DDR3匯流排介面/匯流排介面
132‧‧‧資料緩衝器
134‧‧‧處理程序緩衝器
136‧‧‧等級間匯流排與處理程序緩衝介面/等級間匯流排與處理程序緩衝器
138‧‧‧解壓縮器
140‧‧‧壓縮器
142‧‧‧狀態向量快取記憶體
144‧‧‧狀態向量記憶體緩衝器
146‧‧‧狀態向量中間輸入緩衝器
148‧‧‧狀態向量中間輸出緩衝器
150‧‧‧匹配結果記憶體
152‧‧‧匹配緩衝器
154‧‧‧控制與狀態暫存器
156‧‧‧還原與程式化緩衝器
158‧‧‧保存與修復映射緩衝器
162‧‧‧輸入/兩者之群組輸入
164‧‧‧遮罩輸入線
165‧‧‧遮罩輸入
166‧‧‧反相輸入/反相輸入信號/第一反相輸入信號/非反相輸入/第一反相輸入
168‧‧‧「互斥或」閘
170‧‧‧「或」閘
172‧‧‧「及」閘/「及」閘之第一組/「及」閘組
174‧‧‧「及」閘
176‧‧‧「及」閘/「及」閘之第二組/「及」閘組
178‧‧‧「及」閘
180‧‧‧「及」閘
182‧‧‧「或」閘
184‧‧‧反相輸出信號/最後反相輸出信號/非反相輸出/反相輸出/最後反相輸出
186‧‧‧「互斥或」閘
188‧‧‧資料結束輸入/資料結束信號
190‧‧‧「或」閘
192‧‧‧輸出/資料結束輸出/資料結束信號
194‧‧‧「及」閘/最後「及」閘
196‧‧‧輸出
202‧‧‧「及」閘
208‧‧‧反相器
212‧‧‧「非或」函式
214‧‧‧「及」閘
216‧‧‧「或」閘
218‧‧‧「或」閘/反相「或」閘/負「或」閘
220‧‧‧閘/非反相緩衝閘/緩衝閘
222‧‧‧否定輸出總和乘積函式
224‧‧‧「及」閘/反相「及」閘/負「及」閘
226‧‧‧「或」函式
230‧‧‧閘/低態有效輸入閘
圖1圖解說明根據本發明之各項實施例之具有一狀態機引擎之系統之一實例。
圖2圖解說明根據本發明之各項實施例之圖1之狀態機引擎之一FSM晶格之一實例。
圖3圖解說明根據本發明之各項實施例之圖2之FSM晶格之一區塊之一實例。
圖4圖解說明根據本發明之各項實施例之圖3之區塊之一列之一實例。
圖5圖解說明根據本發明之各項實施例之圖4之列中之兩者之一群組的一實例。
圖6圖解說明根據本發明之各項實施例之一有限狀態機圖之一實例。
圖7圖解說明根據本發明之各項實施例之藉助FSM晶格實施之兩層級階層之一實例。
圖8圖解說明根據本發明之各項實施例之用於一編譯器將原始程式碼轉換成一個二進制檔案以用於程式化圖2之FSM晶格之一方法之一實例。
圖9圖解說明根據本發明之各項實施例之一狀態機引擎。
圖10圖解說明根據本發明之各項實施例之如圖3中之一區塊，該區塊在該區塊之列中具有布林邏輯單元。
圖11圖解說明根據本發明之各項實施例之圖10之布林邏輯單元之一電路表示。
圖12圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一「及」函式之一電路表示。
圖13圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一乘積總和(SoP)函式之一電路表示。
圖14圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一「非及」函式之一電路表示。
圖15圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一否定輸出乘積總和(NSoP)函式之一電路表示。
圖16圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一「非或」函式之一電路表示。
圖17圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一否定輸出總和乘積(NPoS)函式之一電路表示。
圖18圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一「或」函式之一電路表示。
圖19圖解說明根據本發明之各項實施例之可使用圖11之布林邏輯單元執行之一總和乘積(PoS)函式之一電路表示。
現在轉至各圖，圖1圖解說明通常由元件符號10指定之一基於處理器之系統之一實施例。系統10可係多種類型中之任一者，諸如一桌上型電腦、膝上型電腦、傳呼機、蜂巢式電話、個人記事簿、可攜式音訊播放器、控制電路、相機等。系統10亦可係一網路節點，諸如一路由器、一伺服器或一用戶端(例如，先前所描述之類型之電腦中之一者)。系統10可係某一其他種類之電子裝置，諸如一影印機、一掃描機、一印表機、一遊戲控制台、一電視機、一機上盒視訊散佈或記錄系統、一電纜盒、一個人數位媒體播放器、一工廠自動化系統、一汽車電腦系統或一醫學裝置。(用以描述系統之此各項實例之術語(如本文中所使用之諸多其他術語)可共用某些指示物，且如此不應狹義地按照所列示之其他物項來理解。)
在一典型基於處理器之裝置(諸如系統10)中，一處理器12(諸如一微處理器)控制系統10中之系統功能及請求之處理。此外，處理器12可包括共用系統控制之複數個處理器。處理器12可直接或間接耦合至系統10中之元件中之每一者以使得處理器12藉由執行可儲存於系統10內或在系統10外部之指令來控制系統10。
根據本文中所描述之實施例，系統10包含可在處理器12之控制 下操作之一狀態機引擎14。狀態機引擎14可採用若干個狀態機架構中之任一者，包含(但不限於)Mealy架構、Moore架構、有限狀態機(FSM)、確定性FSM(DFSM)、位元平行狀態機(BPSM)等。雖然可使用多種架構，但出於論述目的，本申請案係指FSM。然而，熟習此項技術者將瞭解可使用多種狀態機架構中之任一者採用所描述技術。
如下文所進一步論述，狀態機引擎14可包含若干個(例如，一或多個)有限狀態機(FSM)晶格。每一FSM晶格可包含各自平行接收及分析同一資料之多個FSM。此外，FSM晶格可配置成若干群組(例如，叢集)，以使得FSM晶格之叢集可平行分析同一輸入資料。此外，狀態機引擎14之FSM晶格之叢集可配置成一階層式結構，其中來自該階層式結構之一較低層級上之狀態機晶格之輸出可用作至一較高層級上之狀態機晶格之輸入。藉由透過階層式結構串列級聯狀態機引擎14之平行FSM晶格之叢集，可分析(例如，評估、搜尋等)日益複雜之型樣。
此外，基於狀態機引擎14之階層式並聯組態，狀態機引擎14可用於利用高處理速度之系統中之型樣辨識。例如，本文中所描述之實施例可併入於具有1千兆位元組/秒之處理速度之系統中。因此，利用狀態機引擎14，可針對各種型樣迅速地分析來自高速記憶體裝置或其他外部裝置之資料。狀態機引擎14可根據數種準則約同時(例如，在一單個裝置循環期間)分析一資料串流及其各別搜尋項。狀態機引擎14之一層級上之一FSM叢集內之FSM晶格中之每一者可各自約同時接收來自資料串流之同一搜尋項，且平行FSM晶格中之每一者可判定該項是否將狀態機引擎14推進至處理準則中之下一狀態。狀態機引擎14可根據相對大量準則(例如，100個以上、110個以上或10,000個以上)分析項。由於其平行操作，因此其可將準則應用於具有一相對高頻寬之一資料串流(例如，大於或通常等於1千兆位元組/秒之一資料串流) 而不減慢該資料串流。
在一項實施例中，狀態機引擎14可經組態以辨識(例如，偵測)一資料串流中之大量型樣。例如，狀態機引擎14可用以偵測一使用者或其他實體可希望分析之多種類型之資料串流中之一或多者中之一型樣。舉例而言，狀態機引擎14可經組態以分析經由一網路接收之一資料串流，諸如經由網際網路接收之封包或者經由一蜂巢式網路接收之聲音或資料。在一項實例中，狀態機引擎14可經組態以分析垃圾郵件或惡意軟體之一資料串流。資料串流可作為一串列資料串流接收，其中以具有意義之一次序(諸如以一時間、詞彙或語義重要性次序)接收資料。另一選擇係，資料串流可經並列或無序地接收且然後(例如)藉由將經由網際網路接收之封包重新排序而轉換成一串列資料串流。在某些實施例中，資料串流可串列地呈現項，但表達該等項中之每一者之位元可被並列接收。資料串流可自系統10外部之一源接收或可藉由詢問一記憶體裝置(諸如記憶體16)且由儲存於記憶體16中之資料形成資料串流而形成。在其他實例中，狀態機引擎14可經組態以辨識拼寫一特定字之一字元序列、規定一基因之一遺傳鹼基對序列、形成一影像之一部分的一圖像或視訊檔案中之一位元序列、形成一程式之一部分的一可執行檔案中之一位元序列或者形成一歌曲或一口語片語之一部分的一音訊檔案中之一位元序列。將分析之資料串流可包含呈一個二進制格式或其他格式(例如，十進制、ASCII等)之多個資料位元。該串流可編碼具有一單個數字或多個數字(例如，數個二進制數字)之資料。
如將瞭解，系統10可包含記憶體16。記憶體16可包含揮發性記憶體，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、同步DRAM(SDRAM)、雙倍資料速率DRAM(DDR SDRAM)、DDR2 SDRAM、DDR3 SDRAM等。記憶體16亦可包含用 以連同揮發性記憶體一起使用之非揮發性記憶體，諸如唯讀記憶體(ROM)、PC-RAM、矽-氧化物-氮化物-氧化物-矽(SONOS)記憶體、金屬-氧化物-氮化物-氧化物-矽(MONOS)記憶體、基於多晶矽浮動閘極之記憶體及/或各種架構之其他類型之快閃記憶體(例如，「非及」記憶體、「非或」記憶體等)。記憶體16可包含可提供將由狀態機引擎14分析之資料之一或多個記憶體裝置，諸如DRAM裝置。此等裝置可稱為或包含固態磁碟機(SSD)、MultimediaMediaCard(MMC)、SecureDigital(SD)卡、CompactFlash(CF)卡或任何其他適合裝置。此外，應瞭解，此等裝置可經由任何適合介面(諸如通用串列匯流排(USB)、周邊組件互連(PCI)、PCI Express(PCI-E)、小型電腦系統介面(SCSI)、IEEE 1394(Firewire)或任何其他適合介面)耦合至系統10。為促進記憶體16(諸如快閃記憶體裝置)之操作，系統10可包含一記憶體控制器(未圖解說明)。如將瞭解，該記憶體控制器可係一獨立裝置或者其可與處理器12成整體。另外，系統10可包含一外部儲存器18，諸如一磁性儲存裝置。該外部儲存器亦可將輸入資料提供至狀態機引擎14。
系統10可包含若干個額外元件。例如，一編譯器20可用以程式化狀態機引擎14，如關於圖8所更詳細描述。一輸入裝置22亦可耦合至處理器12以允許一使用者將資料輸入至系統10中。例如，一輸入裝置22可用以將資料輸入至記憶體16中以供稍後由狀態機引擎14分析。輸入裝置22可包含(例如)按鈕、交換元件、一鍵盤、一光筆、一手寫筆、一滑鼠及/或一聲音辨識系統。一輸出裝置24(諸如一顯示器)亦可耦合至處理器12。顯示器24可包含(舉例而言)一LCD、一CRT、LED及/或一音訊顯示器。該系統亦可包含用於與一網路(諸如網際網路)介接之一網路介面裝置26，諸如一網路介面卡(NIC)。如將瞭解，系統10可取決於系統10之應用而包含諸多其他組件。
圖2至圖5圖解說明一FSM晶格30之一實例。在一實例中，FSM晶格30包括區塊32之一陣列。如將描述，每一區塊32可包含對應於一FSM中之複數個狀態之複數個可選擇性耦合硬體元件(例如，可程式化元件及/或特殊用途元件)。類似於一FSM中之一狀態，一硬體元件可分析一輸入串流且基於該輸入串流啟動一下游硬體元件。
可程式化元件可經程式化以實施諸多不同功能。例如，可程式化元件可包含以階層方式組織成若干列38(展示於圖3及圖4中)及若干區塊32(展示於圖2及圖3中)之狀態機元件(SME)34、36(展示於圖5中)。為了在以階層方式組織之SME 34、36之間路由信號，可使用可程式化交換元件之一階層，其包含區塊間交換元件40(展示於圖2及圖3中)、區塊內交換元件42(展示於圖3及圖4中)及列內交換元件44(展示於圖4中)。
如下文所描述，交換元件可包含路由結構及緩衝器。一SME 34、36可對應於由FSM晶格30實施之一FSM之一狀態。可藉由使用如下文所描述之可程式化交換元件而將SME 34、36耦合在一起。因此，可藉由程式化SME 34、36以對應於狀態之功能且藉由將SME 34、36選擇性地耦合在一起以對應於FSM中之狀態之間的轉變而在FSM晶格30上實施一FSM。
圖2圖解說明一FSM晶格30之一實例之一總體視圖。FSM晶格30包含可與可程式化區塊間交換元件40選擇性地耦合在一起之複數個區塊32。區塊間交換元件40可包含導體46(例如，導線、跡線等)以及緩衝器48及50。在一實例中，包含緩衝器48及50以控制至/來自區塊間交換元件40之信號之連接及時序。如下文所進一步描述，緩衝器48可經提供以緩衝在區塊32之間發送之資料，而緩衝器50可經提供以緩衝在區塊間交換元件40之間發送之資料。另外，區塊32可選擇性地耦合至用於接收信號(例如，資料)且將資料提供至區塊32之一輸入區塊52 (例如，一資料輸入埠)。區塊32亦可選擇性地耦合至用於將信號自區塊32提供至一外部裝置(例如，另一FSM晶格30)之一輸出區塊54(例如，一輸出埠)。FSM晶格30亦可包含一程式化介面56以將一程式(例如，一影像)載入至FSM晶格30上。該影像可程式化(例如，設定)SME 34、36之狀態。亦即，該影像可組態SME 34、36以便以一特定方式對輸入區塊52處之一給定輸入做出反應。舉例而言，一SME 34、36可經設定以在於輸入區塊52處接收到字元「a」時輸出一高信號。
在一實例中，可將輸入區塊52、輸出區塊54及/或程式化介面56實施為暫存器以使得至該等暫存器之寫入將資料提供至各別元件或自該等暫存器之讀取自該等各別元件提供資料。因此，來自儲存於對應於程式化介面56之暫存器中之影像之位元可載入於SME 34、36上。雖然圖2圖解說明一區塊32、輸入區塊52、輸出區塊54與一區塊間交換元件40之間的特定數目個導體(例如，導線、跡線)，但應理解在其他實例中可使用更少或更多導體。
圖3圖解說明一區塊32之一實例。一區塊32可包含可與可程式化區塊內交換元件42選擇性地耦合在一起之複數個列38。另外，一列38可藉助區塊間交換元件40選擇性地耦合至另一區塊32內之另一列38。一列38包含組織成本文中稱為兩者之群組(GOT)60之若干對元件之複數個SME 34、36。在一實例中，一區塊32包括十六(16)個列38。
圖4圖解說明一列38之一實例。一GOT 60可藉由可程式化列內交換元件44選擇性地耦合至其他GOT 60及列38內之任何其他元件(例如，一特殊用途元件58)。一GOT 60亦可藉助區塊內交換元件42耦合至其他列38中之其他GOT 60，或者藉助一區塊間交換元件40耦合至其他區塊32中之其他GOT 60。在一實例中，一GOT 60具有一第一輸入62及第二輸入64以及一輸出66。第一輸入62耦合至GOT 60之一第 一SME 34且第二輸入64耦合至GOT 60之一第二SME 36，如將參考圖5進一步圖解說明。
在一實例中，列38包含第一複數個列互連導體68及第二複數個列互連導體70。在一實例中，一GOT 60之一輸入62、64可耦合至一或多個列互連導體68、70，且一輸出66可耦合至一個列互連導體68、70。在一實例中，第一複數個列互連導體68可耦合至列38內之每一GOT 60之每一SME 34、36。第二複數個列互連導體70可耦合至列38內之每一GOT 60之僅一個SME 34、36，但無法耦合至GOT 60之其他SME 34、36。在一實例中，第二複數個列互連導體70之一前半部可耦合至一列38內之SME 34、36之前半部(來自每一GOT 60之一個SME 34)，且第二複數個列互連導體70之一後半部可耦合至一列38內之SME 34、36之一後半部(來自每一GOT 60之其他SME 34、36)，如將關於圖5更佳地圖解說明。第二複數個列互連導體70與SME 34、36之間的有限連接性在本文中稱為「同位」。在一實例中，列38亦可包含一特殊用途元件58，諸如一計數器、一可程式化布林邏輯元件、查找表、RAM、一場可程式化閘陣列(FPGA)、一特殊應用積體電路(ASIC)、一可程式化處理器(例如，一微處理器)或用於執行一特殊用途功能之其他元件。
在一實例中，特殊用途元件58包括一計數器(在本文中亦稱為計數器58)。在一實例中，計數器58包括一12位元可程式化遞減計數器。12位元可程式化計數器58具有一計數輸入、一重設輸入及零計數輸出。計數輸入在被確證時使計數器58之值遞減1。重設輸入在被確證時致使計數器58自一相關聯暫存器載入一初始值。對於12位元計數器58而言，可載入多達12位元之一數目作為該初始值。當計數器58之值遞減至零(0)時，確證零計數輸出。計數器58亦具有至少兩種模式，脈衝及保持。當計數器58經設定至脈衝模式時，在計數器58遞減 至零時於時脈循環期間確證零計數輸出，且在下一時脈循環處不再確證零計數輸出。當計數器58經設定至保持模式時，在計數器58遞減至零時於時脈循環期間確證零計數輸出，且停留在經確證直至計數器58由被確證之重設輸入重設為止。
在另一實例中，特殊用途元件58包括布林邏輯。在某些實例中，此布林邏輯可用以自FSM晶格30中之終端狀態SME(對應於如本文中稍後所論述的一FSM之終端節點)提取資訊。所提取之資訊可用以將狀態資訊傳送至其他FSM晶格30及/或傳送用以重新程式化FSM晶格30或重新程式化另一FSM晶格30之程式化資訊。
圖5圖解說明一GOT 60之一實例。GOT 60包含具有輸入62、64且使其輸出72、74耦合至一「或」閘76及一3對1多工器78之一第一SME 34及一第二SME 36。3對1多工器78可經設定以將GOT 60之輸出66耦合至第一SME 34、第二SME 36或者「或」閘76。「或」閘76可用以將輸出72、74兩者耦合在一起以形成GOT 60之共同輸出66。在一實例中，如上文所論述，第一SME 34及第二SME 36展現同位，其中第一SME 34之輸入62可耦合至列互連件導體68中之某些列互連導體且第二SME 36之輸入64可耦合至其他列互連件導體70。在一實例中，可藉由設定交換元件79中之任一者或兩者而使一GOT 60內之兩個SME 34、36級聯及/或迴圈回至其自身。可藉由將SME 34、36之輸出72、74耦合至其他SME 34、36之輸入62、64而將SME 34、36級聯。可藉由將輸出72、74耦合至其自己的輸入62、64而使SME 34、36迴圈回至其自身。因此，第一SME 34之輸出72可不耦合至第一SME 34之輸入62及第二SME 36之輸入64中之任一者、耦合至其中之一者或其中之兩者。
在一實例中，一狀態機元件34、36包括並聯耦合至一偵測線82之複數個記憶體單元80，諸如通常用於動態隨機存取記憶體(DRAM) 中之彼等記憶體單元。一種此類記憶體單元80包括可設定至一資料狀態(諸如對應於一高值或一低值(例如，一個1或0)中之任一者之一個資料狀態)之一記憶體單元。記憶體單元80之輸出耦合至偵測線82，且至記憶體單元80之輸入基於資料串流線84上之資料而接收信號。在一實例中，資料串流線84上之一輸入經解碼以選擇記憶體單元80中之一者。選定記憶體單元80將其所儲存資料狀態作為一輸出提供至偵測線82上。舉例而言，在輸入區塊52處所接收之資料可提供至一解碼器(未展示)且該解碼器可選擇資料串流線84中之一者。在一實例中，該解碼器可將一個8位元ACSII字元轉換成256個資料串流線84中之對應1。
因此，一記憶體單元80在記憶體單元80設定至一高值且資料串流線84上之資料對應於記憶體單元80時將一高信號輸出至偵測線82。當資料串流線84上之資料對應於記憶體單元80且記憶體單元80設定至一低值時，記憶體單元80將一低信號輸出至偵測線82。偵測線82上之來自記憶體單元80之輸出由一偵測單元86感測。
在一實例中，一輸入線62、64上之信號將各別偵測單元86設定至一作用或非作用狀態。當設定至非作用狀態時，偵測單元86在各別輸出72、74上輸出一低信號，而不管各別偵測線82上之信號如何。當設定至一作用狀態時，偵測單元86在自各別SME 34、36之記憶體單元80中之一者偵測到一高信號時在各別輸出線72、74上輸出一高信號。當處於作用狀態中時，偵測單元86在來自各別SME 34、36之所有記憶體單元82之信號係低時在各別輸出線72、74上輸出一低信號。
在一實例中，一SME 34、36包含256個記憶體單元80且每一記憶體單元80耦合至一不同資料串流線84。因此，一SME 34、36可經程式化以在資料串流線84中之選定一或多者在其上具有一高信號時輸出一高信號。舉例而言，SME 34可將一第一記憶體單元80(例如，位元 0)設定為高且將所有其他記憶體單元80(例如，位元1至255)設定為低。當各別偵測單元86處於作用狀態中時，SME 34在對應於位元0之資料串流線84在其上具有一高信號時在輸出72上輸出一高信號。在其他實例中，可藉由將適當記憶體單元80設定至一高值來設定SME 34以在多個資料串流線84中之一者在其上具有一高信號時輸出一高信號。
在一實例中，可藉由自一相關聯暫存器讀取位元而將一記憶體單元80設定至一高值或低值。因此，可藉由將編譯器20所創建之一影像儲存至暫存器中且將該等暫存器中之位元載入至相關聯記憶體單元80中來程式化SME 34。在一實例中，編譯器20所創建之影像包含高及低(例如，1及0)位元之一個二進制影像。該影像可程式化FSM晶格30以藉由級聯SME 34、36而操作為一FSM。舉例而言，可藉由將偵測單元86設定至作用狀態而將一第一SME 34設定至一作用狀態。第一SME 34可經設定以在對應於位元0之資料串流線84在其上具有一高信號時輸出一高信號。第二SME 36可最初設定至一非作用狀態，但可在作用時經設定以在對應於位元1之資料串流線84在其上具有一高信號時輸出一高信號。可藉由設定第一SME 34之輸出72以耦合至第二SME 36之輸入64來級聯第一SME 34與第二SME 36。因此，當在對應於位元0之資料串流線84上感測到一高信號時，第一SME 34在輸出72上輸出一高信號且將第二SME 36之偵測單元86設定至一作用狀態。當在對應於位元1之資料串流線84上感測到一高信號時，第二SME 36在輸出74上輸出一高信號以啟動另一SME 36或供自FSM晶格30輸出。
在一實例中，在一單個實體裝置上實施一單個FSM晶格30，然而在其他實例中可在一單個實體裝置(例如，實體晶片)上實施兩個或兩個以上FSM晶格30。在一實例中，每一FSM晶格30可包含一相異資料 輸入區塊52、一相異輸出區塊54、一相異程式化介面56及一相異組的可程式化元件。此外，每一組可程式化元件可對其對應資料輸入區塊52處之資料做出反應(例如，輸出一高信號或低信號)。舉例而言，對應於一第一FSM晶格30之一第一組可程式化元件可對對應於第一FSM晶格30之一第一資料輸入區塊52處之資料做出反應。對應於一第二FSM晶格30之一第二組可程式化元件可對對應於第二FSM晶格30之一第二資料輸入區塊52做出反應。因此，每一FSM晶格30包含一組可程式化元件，其中不同組的可程式化元件可對不同輸入資料做出反應。類似地，每一FSM晶格30及每一對應組的可程式化元件可提供一相異輸出。在某些實例中，來自一第一FSM晶格30之一輸出區塊54可耦合至一第二FSM晶格30之一輸入區塊52以使得第二FSM晶格30之輸入資料可包含來自呈一系列FSM晶格30之一階層式配置之第一FSM晶格30之輸出資料。
在一實例中，用於載入至FSM晶格30上之一影像包括用於組態FSM晶格30內之可程式化元件、可程式化交換元件及特殊用途元件之複數個資訊位元。在一實例中，該影像可載入至FSM晶格30上以程式化FSM晶格30以基於特定輸入而提供一所期望輸出。輸出區塊54可基於可程式化元件對資料輸入區塊52處之資料之反應而提供來自FSM晶格30之輸出。來自輸出區塊54之一輸出可包含指示一給定型樣之一匹配之一單個位元、包括指示匹配及不匹配於複數個型樣之複數個位元之一字組(word)及對應於所有或特定可程式化元件在一給定時刻之狀態之一狀態向量。如所描述，若干個FSM晶格30可包含於一狀態機引擎(諸如狀態機引擎14)中以執行資料分析，諸如型樣辨識(例如，語音辨識、影像辨識等)、信號處理、成像、電腦視覺、密碼編譯及其他。
圖6圖解說明可由FSM晶格30實施之一有限狀態機(FSM)之一實 例性模型。FSM晶格30可組態(例如，程式化)為一FSM之一實體實施方案。一FSM可表示為含有一或多個根節點92之一圖式90(例如，有向圖、無向圖、偽圖)。除了根節點92之外，該FSM可由透過一或多個邊緣98連接至根節點92及其他標準節點94之數個標準節點94及終端節點96構成。一節點92、94、96對應於該FSM中之一狀態。邊緣98對應於該等狀態之間的轉變。
節點92、94、96中之每一者可處於一作用或一非作用狀態中。當處於非作用狀態中時，一節點92、94、96不對輸入資料做出反應(例如，回應)。當處於一作用狀態中時，一節點92、94、96可對輸入資料做出反應。一上游節點92、94可在輸入資料匹配由上游節點92、94與下游節點94、96之間的一邊緣98規定之準則時藉由啟動自該節點下游之一節點94、96而對該輸入資料做出反應。舉例而言，規定字元「b」之一第一節點94將在第一節點94係作用的且字元「b」被接收為輸入資料時啟動藉由一邊緣98連接至第一節點94之一第二節點94。如本文所使用，「上游」係指一或多個節點之間的一關係，其中一第一節點在一或多個其他節點上游(或在一迴圈或回讀組態之情形中，在其自身上游)係指其中該第一節點可啟動該一或多個其他節點(或在一迴圈之情形中，可啟動其自身)之情形。類似地，「下游」係指其中在一或多個其他節點下游(或在一迴圈之情形中，在其自身下游)之一第一節點可由該一或多個其他節點啟動(或在一迴圈之情形中，可由其自身啟動)的一關係。因此，本文中使用術語「上游」及「下游」來指一或多個節點之間的關係，但此等術語不排除迴圈或節點當中之其他非線性路徑之使用。
在圖式90中，可最初啟動根節點92且根節點92可在輸入資料匹配來自根節點92之一邊緣98時啟動下游節點94。節點94可在輸入資料匹配來自節點94之一邊緣98時啟動節點96。可在接收到輸入資料時以 此方式啟動貫穿圖式90之節點94、96。一終端節點96對應於輸入資料之一所關注序列之一匹配。因此，啟動一終端節點96指示已接收到一所關注序列作為輸入資料。在實施一型樣辨識功能之FSM晶格30之上下文中，到達一終端節點96可指示已在輸入資料中偵測到一所關注特定型樣。
在一實例中，每一根節點92、標準節點94及終端節點96可對應於FSM晶格30中之一可程式化元件。每一邊緣98可對應於該等可程式化元件之間的連接。因此，轉變至另一標準節點94或一終端節點96(例如，具有連接至另一標準節點94或一終端節點96之一邊緣98)之一標準節點94對應於轉變至另一可程式化元件(例如，將一輸出提供至另一可程式化元件)之一可程式化元件。在某些實例中，根節點92不具有一對應可程式化元件。
當程式化FSM晶格30時，可程式化元件中之每一者亦可處於一作用或非作用狀態中。一給定可程式化元件在非作用時不對一對應資料輸入區塊52處之輸入資料做出反應。一作用可程式化元件可對資料輸入區塊52處之輸入資料做出反應且可在該輸入資料匹配該可程式化元件之設定時啟動一下游可程式化元件。當一可程式化元件對應於一終端節點96時，該可程式化元件可耦合至輸出區塊54以將一匹配之一指示提供至一外部裝置。
經由程式化介面56載入至FSM晶格30上之一影像可組態可程式化元件及特殊用途元件以及可程式化元件與特殊用途元件之間的連接，以使得基於對資料輸入區塊52處之資料之反應而透過節點之順序啟動來實施一所期望FSM。在一實例中，一可程式化元件保持作用達一單個資料循環(例如，一單個字元、一字元集、一單個時脈循環)且然後變得非作用，除非被一上游可程式化元件重新啟動。
可認為一終端節點96儲存一經壓縮過去事件歷史。舉例而言， 到達一終端節點96所需之輸入資料之一或多個型樣可由彼終端節點96之啟動表示。在一實例中，一終端節點96所提供之輸出係二進制的，亦即該輸出指示是否已匹配所關注型樣。一圖式90中終端節點96對標準節點94之比率可相當小。換言之，雖然在FSM中可存在一高複雜度，但比較而言FSM之輸出可係小的。
在一實例中，FSM晶格30之輸出可包括一狀態向量。該狀態向量包括FSM晶格30之可程式化元件之狀態(例如，經啟動或未經啟動)。在一實例中，該狀態向量包含對應於終端節點96之可程式化元件之狀態。因此，該輸出可包含一圖式90之所有終端節點96所提供之指示之一集合。該狀態向量可表示為一字組，其中每一終端節點96所提供之二進制指示包括該字組之一個位元。終端節點96之此編碼可提供FSM晶格30之偵測狀態(例如，是否已偵測到所關注序列及已偵測到何種所關注序列)之一有效指示。在另一實例中，狀態向量可包含所有或一子組的可程式化元件之狀態，而不管該等可程式化元件是否對應於一終端節點96。
如上文所提及，FSM晶格30可經程式化以實施一型樣辨識功能。舉例而言，FSM晶格30可經組態以辨識輸入資料中之一或多個資料序列(例如，簽章、型樣)。當FSM晶格30辨識出一所關注資料序列時，可在輸出區塊54處提供彼辨識之一指示。在一實例中，型樣辨識可辨識一串符號(例如，ASCII字元)以(舉例而言)識別網路資料中之惡意軟體或其他資訊。
圖7圖解說明階層式結構100之一實例，其中FSM晶格30之兩個層級串列地耦合且用以分析資料。具體而言，在所圖解說明實施例中，階層式結構100包含串列配置之一第一FSM晶格30A及一第二FSM晶格30B。每一FSM晶格30包含用以接收資料輸入之一各別資料輸入區塊52、用以接收程式化信號之一程式化介面區塊56及一輸出區塊54。
第一FSM晶格30A經組態以在一資料輸入區塊處接收輸入資料(舉例而言，原始資料)。第一FSM晶格30A對如上文所描述之輸入資料做出反應且在一輸出區塊處提供一輸出。來自第一FSM晶格30A之輸出發送至第二FSM晶格30B之一資料輸入區塊。第二FSM晶格30B可然後基於由第一FSM晶格30A提供之輸出而做出反應且提供階層式結構100之一對應輸出信號102。兩個FSM晶格30A與30B之此串列階層式耦合提供用以將關於一經壓縮字組中之過去事件之資訊自一第一FSM晶格30A傳送至一第二FSM晶格30B之一方式。所傳送之資訊可實際上係由第一FSM晶格30A記錄之複雜事件(例如，所關注序列)之一總和。
圖7中所展示之FSM晶格30A、30B之兩層級階層100允許兩個獨立程式基於同一資料串流而操作。兩級階層可類似於模型化為不同區域之一生物大腦中之視覺辨識。在此模型下，該等區域實際上係不同型樣辨識引擎，每一型樣辨識引擎執行一類似計算功能(型樣匹配)但使用不同程式(簽章)。藉由將多個FSM晶格30A、30B連接在一起，可獲得關於資料串流輸入之增加之知識。
該階層之第一層級(由第一FSM晶格30A實施)可(舉例而言)直接對一原始資料串流執行處理。亦即，可在第一FSM晶格30A之一輸入區塊52處接收一原始資料串流且第一FSM晶格30A之可程式化元件可對該原始資料串流做出反應。該階層之第二層級(由第二FSM晶格30B實施)可處理來自該第一層級之輸出。亦即，第二FSM晶格30B在第二FSM晶格30B之一輸入區塊52處接收來自第一FSM晶格30A之一輸出區塊54之輸出且第二FSM晶格30B之可程式化元件可對第一FSM晶格30A之輸出做出反應。因此，在此實例中，第二FSM晶格30B不將原始資料串流接收為一輸入，而是接收由如藉由第一FSM晶格30A判定之原始資料串流匹配之所關注型樣之指示。第二FSM晶格30B可實施 辨識來自第一FSM晶格30A之輸出資料串流中之型樣之一FSM。
圖8圖解說明用於一編譯器將原始程式碼轉換成經組態以程式化一FSM晶格(諸如晶格30)之一影像以實施一FSM之一方法110之一實例。方法110包含將原始程式碼剖析成一語法樹(方塊112)，將該語法樹轉換成一自動機(automaton)(方塊114)，最佳化該自動機(方塊116)，將該自動機轉換成一網路連線表(方塊118)，將該網路連線表放置於硬體上(方塊120)，路由該網路連線表(方塊122)及發佈所得影像(方塊124)。
在一實例中，編譯器20包含允許軟體開發者創建影像以用於實施FSM晶格30上之FSM之一應用程式化介面(API)。編譯器20提供用以將原始程式碼中之一輸入規則運算式集轉換成經組態以程式化FSM晶格30之一影像之方法。可藉由用於具有一馮．諾伊曼(von Neumann)架構之一電腦之指令來實施編譯器20。此等指令可致使電腦上之一處理器12實施編譯器20之功能。舉例而言，該等指令在由處理器12執行時可致使處理器12對可由處理器12存取之原始程式碼執行如方塊112、114、116、118、120、122及124中所描述之動作。
在一實例中，原始程式碼描述搜尋字串以用於識別一符號群組內之符號之型樣。為了描述搜尋字串，原始程式碼可包含複數個規則運算式(regex)。一規則運算式可係用於描述一符號搜尋型樣之一字串。規則運算式廣泛地用於各種電腦領域中，諸如程式設計語言、文書編輯器、網路安全及其他領域。在一實例中，編譯器所支援之規則運算式包含用於分析未結構化資料之準則。未結構化資料可包含自由形式之資料且不具有應用於該資料內之字組之索引。字組可包含該資料內之位元組(可列印及不可列印)之任何組合。在一實例中，編譯器可支援多種不同原始程式碼語言以用於實施包含Perl(例如，Perl相容規則運算式(PCRE))、PHP、Java及.NET語言之規則運算式。
在方塊112處，編譯器20可剖析原始程式碼以形成關係連接之運算子之一配置，其中不同類型之運算子對應於原始程式碼所實施之不同函式(例如，原始程式碼中之規則運算式所實施之不同函式)。剖析原始程式碼可創建原始程式碼之一泛用表示。在一實例中，該泛用表示包括呈稱作一語法樹之一樹形圖之形式之原始程式碼中之規則運算式的一經編碼表示。本文中所描述之實例係指作為一語法樹(亦稱作一「抽象語法樹」)之配置，然而在其他實例中可使用一具體語法樹或其他配置。
如上文所提及，由於編譯器20可支援原始程式碼之多種語言，因此剖析將原始程式碼轉換成一非語言特定表示(例如，一語法樹)而不管語言如何。因此，編譯器20所進行之進一步處理(方塊114、116、118、120)可自一共同輸入結構起作用而不管原始程式碼之語言如何。
如上文所述，語法樹包含關係連接之複數個運算子。一語法樹可包含多種不同類型之運算子。亦即，不同運算子可對應於原始程式碼中之規則運算式所實施之不同函式。
在方塊114處，將語法樹轉換成一自動機。一自動機包括一FSM之一軟體模型且可因此分類為確定性的及非確定性的。一確定性自動機在一給定時間具有一單個執行路徑，而一非確定性自動機具有多個同時執行路徑。該自動機包括複數個狀態。為了將語法樹轉換成一自動機，將語法樹中之運算子及運算子之間的關係轉換成狀態，其中該等狀態之間具有轉變。在一實例中，可部分地基於FSM晶格30之硬體而轉換該自動機。
在一實例中，用於自動機之輸入符號包含字母、數字0至9及其他可列印字元之符號。在一實例中，輸入符號係由位元組值0至255(包含0及255)表示。在一實例中，一自動機可表示為一有向圖，其中 該圖之節點對應於該組狀態。在一實例中，一輸入符號α(亦即δ(p,α))上自狀態p至狀態q之一轉變係由自節點p至節點q之一有向連接展示。在一實例中，一自動機之一倒轉產生一新自動機，其中某一符號α上之每一轉變p→q在同一符號上倒轉q→p。在一倒轉中，開始狀態變成一最終狀態且最終狀態變成開始狀態。在一實例中，一自動機所辨識(例如，匹配)之語言係在順序地輸入至該自動機中時將達到一最終狀態之所有可能字元字串集。該自動機所辨識之語言中之每一字串追蹤自開始狀態至一或多個最終狀態之一路徑。
在方塊116處，在建構自動機之後，最佳化該自動機以除其他之外亦減小其複雜度及大小。可藉由組合冗餘狀態來最佳化該自動機。
在方塊118處，將經最佳化之自動機轉換成一網路連線表。將該自動機轉換成一網路連線表將該自動機之每一狀態映射至FSM晶格30上之一硬體元件(例如，SME 34、36，其他元件)並判定該等硬體元件之間的連接。
在方塊120處，放置網路連線表以選擇對應於該網路連線表之每一節點的目標裝置之一特定硬體元件(例如，SME 34、36，特殊用途元件58)。在一實例中，放置基於FSM晶格30之一般輸入及輸出約束而選擇每一特定硬體元件。
在方塊122處，路由所放置之網路連線表以判定用於可程式化交換元件(例如，區塊間交換元件40、區塊內交換元件42及列內交換元件44)之設定，以便將選定硬體元件耦合在一起以達成網路連線表所描述之連接。在一實例中，藉由判定將用以連接選定硬體元件及用於可程式化交換元件之設定的FSM晶格30之特定導體來判定用於可程式化交換元件之設定。路由可比方塊120處之放置計及硬體元件之間的連接之更多特定限制。因此，路由可調整如藉由全域放置所判定之該等硬體元件中之某些硬體元件之位置以便鑒於FSM晶格30上之導體之 實際限制而做出適當連接。
一旦放置及路由了網路連線表，便可將該經放置及經路由之網路連線表轉換成用於程式化一FSM晶格30之複數個位元。該複數個位元在本文中稱為一影像。
在方塊124處，由編譯器20發佈一影像。該影像包括用於程式化FSM晶格30之特定硬體元件之複數個位元。在其中該影像包括複數個位元(例如，0及1)之實施例中，該影像可稱為一個二進制影像。可將該等位元載入至FSM晶格30上以程式化SME 34、36，特殊用途元件58及可程式化交換元件之狀態，以使得經程式化FSM晶格30實施具有原始程式碼所描述之功能性之一FSM。放置(方塊120)及路由(方塊122)可將FSM晶格30中之特定位置處之特定硬體元件映射至自動機中之特定狀態。因此，該影像中之位元可程式化特定硬體元件以實施所期望功能。在一實例中，可藉由將機器碼保存至一電腦可讀媒體來發佈該影像。在另一實例中，可藉由將該影像顯示於一顯示裝置上來發佈該影像。在又一實例中，可藉由將該影像發送至另一裝置(諸如用於將該影像載入至FSM晶格30上之一程式化裝置)來發佈該影像。在再一實例中，可藉由將該影像載入至一FSM晶格(例如，FSM晶格30)上來發佈該影像。
在一實例中，可藉由將位元值自一影像直接載入至SME 34、36及其他硬體元件或藉由將該影像載入至一或多個暫存器中且然後將該等位元值自該等暫存器寫入至SME 34、36及其他硬體元件來將該影像載入至FSM晶格30上。在一實例中，FSM晶格30之硬體元件(例如，SME 34、36，特殊用途元件58，可程式化交換元件40、42、44)經記憶體映射以使得一程式化裝置及/或電腦可藉由將該影像寫入至一或多個記憶體位址而將該影像載入至FSM晶格30上。
本文中所描述之方法實例可係至少部分地機器或電腦實施的。 某些實例可包含藉助指令編碼之一電腦可讀媒體或機器可讀媒體，該等指令可操作以組態一電子裝置以執行如上文實例中所描述之方法。此等方法之一實施方案可包含程式碼，諸如微碼、組合語言碼、一較高階語言碼或諸如此類。此程式碼可包含用於執行各種方法之電腦可讀指令。該程式碼可形成電腦程式產品之部分。此外，該程式碼可在執行期間或在其他時間有形地儲存於一或多個揮發性或非揮發性電腦可讀媒體上。此等電腦可讀媒體可包含(但不限於)硬碟、可抽換式磁碟、可抽換式光碟(例如，光碟片及數位視訊光碟)、磁盒、記憶體卡或棒、隨機存取記憶體(RAM)、唯讀記憶體(ROM)及諸如此類。
現在參考圖9，其圖解說明狀態機引擎14之一實施例。如先前所描述，狀態機引擎14經組態以經由一資料匯流排自一源(諸如記憶體16)接收資料。在所圖解說明實施例中，資料可透過一匯流排介面(諸如一DDR3匯流排介面130)發送至狀態機引擎14。DDR3匯流排介面130可能夠以大於或等於1千兆位元組/秒之一速率交換資料。如將瞭解，取決於將分析之資料源，匯流排介面130可係用於將資料交換至一資料源及將資料自一資料源交換至狀態機引擎14之任何適合匯流排介面，諸如一「非及」快閃介面、PCI介面等。如先前所描述，狀態機引擎14包含經組態以分析資料之一或多個FSM晶格30。每一FSM晶格30可劃分成兩半晶格。在所圖解說明實施例中，每一半晶格可包含24KSME(例如，SME 34、36)以使得晶格30包含48KSME。晶格30可包括如先前關於圖2至圖5所描述地配置之任何期望數目個SME。此外，儘管僅圖解說明一個FSM晶格30，但狀態機引擎14可包含多個FSM晶格30，如先前所描述。
將分析之資料可在匯流排介面130處接收且透過若干個緩衝器及緩衝介面傳輸至FSM晶格30。在所圖解說明實施例中，資料路徑包含資料緩衝器132、處理程序緩衝器134及一等級間(inter-rank；IR)匯流 排與處理程序緩衝介面136。資料緩衝器132經組態以接收且暫時儲存將分析之資料。在一項實施例中，存在兩個資料緩衝器132(資料緩衝器A及資料緩衝器B)。可將資料儲存於兩個資料緩衝器132中之一者中，而自另一資料緩衝器132清空資料以供由FSM晶格30分析。在所圖解說明實施例中，資料緩衝器132可各自係32千位元組。IR匯流排與處理程序緩衝介面136可促進至處理程序緩衝器134之資料傳送。IR匯流排與處理程序緩衝器136確保資料由FSM晶格30按次序處理。IR匯流排與處理程序緩衝器136可協調資料交換、時序資訊、包裝指令等以使得按正確次序接收及分析資料。通常，IR匯流排與處理程序緩衝器136允許透過FSM晶格30之邏輯等級(logical rank)平行分析多個資料集。
在所圖解說明實施例中，狀態機引擎14亦包含一解壓縮器138及一壓縮器140以幫助透過狀態機引擎14傳送大量資料。壓縮器140連同解壓縮器138一起工作以使得可將資料壓縮以最小化資料傳送時間。藉由壓縮將分析之資料，可最小化匯流排利用時間。基於由編譯器20提供之資訊，可將一遮罩提供至狀態機引擎14以提供可能不對其使用狀態機之資訊。壓縮器140及解壓縮器138亦可經組態以處置變化之叢發長度之資料。藉由填補經壓縮資料及包含關於每一經壓縮區域何時結束之一指示符，壓縮器140可透過狀態機引擎14改良總體處理速度。壓縮器140及解壓縮器138亦可用以在由FSM晶格30分析之後壓縮及解壓縮匹配結果資料。
如先前所描述，FSM晶格30之輸出可包括一狀態向量。該狀態向量包括FSM晶格30之可程式化元件之狀態(例如，經啟動或未經啟動)。每一狀態向量可暫時儲存於狀態向量快取記憶體142中以供進一步階層式處理及分析。亦即，可儲存每一狀態機之狀態以使得最終狀態可用於進一步分析，同時釋放用於重新程式化及/或進一步分析一 新資料集之狀態機。如一典型快取記憶體，狀態向量快取記憶體允許儲存資訊(此處，狀態向量)以供快速擷取及使用(此處，(例如)由FSM晶格30擷取及使用)。額外緩衝器(諸如狀態向量記憶體緩衝器144、狀態向量中間輸入緩衝器146及狀態向量中間輸出緩衝器148)可連同狀態向量快取記憶體142一起利用以適應狀態向量之迅速分析及儲存，同時遵守透過狀態機引擎14之封包傳輸協定。
一旦由FSM晶格30產生一所關注結果，便可將匹配結果儲存於一匹配結果記憶體150中。亦即，可將指示一匹配(例如，偵測到一所關注型樣)之一「匹配向量」儲存於匹配結果記憶體150中。舉例而言，然後可將匹配結果發送至一匹配緩衝器152以供經由匯流排介面130傳輸至處理器12。如先前所描述，可壓縮匹配結果。
亦可在狀態機引擎14中提供額外暫存器及緩衝器。例如，狀態機引擎14可包含控制與狀態暫存器154。另外，可提供還原與程式化緩衝器156以便最初用於程式化FSM晶格30或在分析期間還原FSM晶格30中之機器之狀態。類似地，亦可提供保存與修復映射緩衝器158以用於儲存保存與修復映射以用於設置及使用。
如所論述，在某些實施例中，區塊32中之列38中之每一者可包含一或多個特殊用途元件58，諸如一計數器、一可程式化布林邏輯單元、一查找表RAM、一場可程式化閘陣列(FPGA)、一特殊應用積體電路(ASIC)、一可程式化處理器(例如，微處理器)或用於執行一特殊用途功能之其他元件。特殊用途元件58可藉助每一列38中之一或多個GOT 60連接至列內交換元件。此外，來自每一列38之輸出可連接至區塊內交換元件42，區塊內交換元件42可藉由區塊間交換元件40連接。
圖10係具有各自包含一特殊用途元件58之列38之一區塊32之一實例的一圖解說明。舉例而言，區塊32中之特殊用途元件58可包含計 數器單元58A及布林邏輯單元58B。儘管圖10中圖解說明列位置0至4中之僅列38(例如，標記為38A至38E)，但每一區塊32可具有任何數目個列38(例如，16個列38)且一或多個特殊用途元件58可組態於列38中之每一者中。舉例而言，在一項實施例中，計數器單元58A可組態於特定列38中(例如，在列位置0、4、8及12中)，而布林邏輯單元58B可組態於16個列38中之剩餘列中(例如，在列位置1、2、3、5、6、7、9、10、11、13、14、15及16中)。GOT 60與特殊用途元件58可透過列內交換元件44、區塊內交換元件42及/或區塊間交換元件40選擇性地耦合至晶格中之元件。
應注意，儘管圖10將每一列38繪示為具有一個計數器單元58A或一個布林邏輯單元58B，但列38不限於具有僅一個特殊用途元件58。舉例而言，在某些實施例中，一或多個列38可具有一或多個計數器58A及額外特殊用途元件58。包含計數器58A之特殊用途元件58可能夠經由(舉例而言)一列38內之列內交換元件44與其他特殊用途元件58通信。此外，計數器58A不限於12位元遞減計數器。在某些實施例中，亦可使用不同位元大小之適合計數器及/或遞增至一初始值之計數器。
在某些實施例中，每一列38中之每一作用GOT 60可輸出指示偵測到一或多個條件之一信號，且特殊用途元件58可接收選擇性地耦合至其之GOT 60之輸出以執行各種可能函式中之至少一者。舉例而言，布林邏輯單元58B可用以執行邏輯函式，諸如「及」函式、「或」函式、「非及」函式、「非或」函式、乘積總和(SoP)函式、否定輸出乘積總和(NSoP)函式、否定輸出總和乘積(NPoS)函式及總和乘積(PoS)函式。此外，來自計數器58A及/或布林邏輯單元58B之輸出可透過(舉例而言)列內交換元件44及區塊內交換元件42通信以執行具有較大複雜度之計數或邏輯函式。在某些實施例中，可一起使用不同 特殊用途元件58(諸如計數器58A與布林邏輯單元58B)。舉例而言，可由一區塊32中之一或多個計數器58A計數一或多個布林邏輯單元58B之一輸出。
儘管圖10中簡化布林邏輯單元58B與區塊32之其他元件之間的可能連接，但布林邏輯單元58B可具有可選擇性地耦合至(舉例而言)GOT 60之多個輸入以及多個可程式化輸入。圖11之邏輯圖160中圖解說明一布林邏輯單元58B之一表示。邏輯圖160係布林邏輯單元58B中之邏輯元件之一組態之一項實例。在某些實施例中，布林邏輯單元58B可具有三個可程式化位元。一第一可程式化位元包含將單元58B之一第一輸入反相，一第二可程式化位元包含將單元58B之一最後輸出反相，且一第三可程式化位元包含一「及」閘或者一「或」閘作為單元58B之最終輸出閘之一選擇。在某些實施例中，一特定邏輯單元58B之三個可程式化位元可藉由由編譯器產生之一影像而程式化以對選擇性地耦合至邏輯元件之GOT輸出執行多種可能邏輯運算中之一選定者。取決於將執行之邏輯運算，可程式化三個可程式化位元之任何組合以透過布林邏輯單元58B產生不同邏輯運算。
如由邏輯圖160所表示，在一特定實施例中，一布林邏輯單元58B可具有可透過程式化晶格而選擇性地耦合至其他元件(諸如GOT 60)之輸出之(舉例而言)16個輸入162。另外，一布林邏輯單元亦可經由列內交換元件44、區塊內交換元件42及區塊間交換元件40選擇性地耦合至其他列38中之其他元件或其他區塊32中之其他元件。不同元件之間的不同選擇性耦合可至少部分地由藉由編譯器20載入之影像判定。可透過反相輸入166施加第一可程式化位元(第一輸入(亦即，輸入162)之反相)。該反相輸入可將一適合電壓施加至可用作控制式反相器之「互斥或(XOR)」閘168之輸入。在某些實施例中，若反相輸入166係低的，則可使一GOT輸入162通過「互斥或」閘168，且當反 相輸入166係高時，可在透過「互斥或」閘168輸出時將GOT輸入162反相。
來自「互斥或」閘168之輸出可係至「或」閘170中之一第一輸入。至「或」閘170中之一第二輸入可係一遮罩輸入線164。遮罩輸入線164可將一高信號輸入於與輸入162相關聯之一或多個「或」閘170中以選擇性地停用一或多個輸入162或將一低信號輸入於一或多個「或」閘170中以選擇性地啟用輸入162中之一或多者。在某些實施例中，可(舉例而言)藉由一暫存器設定或藉由每一列38或區塊32中之選擇性耦合判定遮罩輸入線164。
若遮罩輸入啟用「或」閘170以進行來自「互斥或」閘168之輸出(GOT輸入162或反相GOT輸入)，則可透過一系列「及」閘172及176傳輸「或」閘170之輸出。「及」閘174之第一組172可對與每一輸入162相關聯的「或」閘170之兩個或兩個以上輸出執行「及」運算，且「及」閘178之第二組176可對「及」閘174之第一組172之輸出執行一「及」運算。
「及」閘之第二組176之輸出可輸入至一「及」閘180或者一「或」閘182中。「及」閘180或者「或」閘182之選擇可係布林邏輯單元58B之第二可程式化位元。第三程式化位元包含可輸入至可表示「及」閘180或者「或」閘182之輸出之一控制式反相器之「互斥或」閘186的一反相輸出信號184。
在某些實施例中，布林邏輯單元58B可用以判定是否已在已處理將評估之一資料串流中之所有資料之後發生一匹配。舉例而言，一布林邏輯單元58B可用以判定是否已偵測到條件A與B之一組合，其中可能在於一資料串流中偵測到條件B之前在該資料串流中偵測到條件A(或反之亦然)。舉例而言，布林邏輯單元58B可用以判定一「在資料結束處匹配」情形，其中可僅在一資料串流之結束處判定一匹配。此 外，布林邏輯單元58B可用以判定一「此且非彼」情形，其中一匹配可在已發生一條件A(此)且未發生一條件B(彼)時發生。
在某些實施例中，布林邏輯單元58B可包含可耦合至「或」閘190之一資料結束輸入188(亦稱為一錨點)。舉例而言，資料結束輸入188可用以判定一「在資料結束處匹配」情形或一「此且非彼」情形。資料結束輸入188可阻擋布林邏輯單元58B之輸出直至一資料結束輸入188係高的。「或」閘190之另一輸入可係一遮罩輸入165，遮罩輸入165可在遮罩輸入165係高時停用透過「或」閘的資料結束信號188之傳輸或在遮罩輸入165係低時啟用資料結束信號188之輸出192。來自「或」閘190之資料結束輸出192可輸入至「及」閘194中。當資料結束輸入188係低時，來自「及」閘194之輸出196係低的。若資料結束輸入188係高的且「互斥或」閘186之輸出亦係高的，則「互斥或」閘186之輸出可作為輸出196通過「及」閘194。因此，僅僅若「互斥或」閘186之輸出係高的且資料結束信號192已在「及」閘194處輸入從而指示資料串流之處理完成，則輸出196係高的。
三個可程式化位元(例如，反相輸入信號166、反相輸出信號184及最終輸出「及」閘180或者「或」閘182之間的選擇)之不同程式化組合可產生可在每一布林邏輯單元58B中執行之8(亦即，23)個可能邏輯函式。圖12至圖19中表示等效邏輯電路圖，其中圖12至圖15函式係未將第一反相輸入信號166反相之一結果，且圖16至圖19函式係將第一反相輸入信號166反相之一結果。圖12、圖13、圖16及圖17係未將最後反相輸出信號184反相之一結果，且圖14、圖15、圖18及圖19係將最後反相輸出信號184反相之一結果。此外，圖12、圖14、圖16及圖18係選擇「及」閘180作為布林邏輯單元58B之最終輸出閘之一結果，且圖13、圖15、圖17及圖19係選擇「或」閘182作為布林邏輯單元58B之最終輸出閘之一結果。
圖12至圖19中所表示之邏輯函式中之每一者繪示對選擇性地耦合至一元件(諸如列38中之一GOT 60)之一輸出之一輸入162執行之函式。然而，每一函式可對選擇性地耦合至一或多個元件(諸如GOT)之輸出之一或多個輸入執行，且一個以上函式可藉由每一列38中之一布林邏輯單元58B對輸入162執行。此外，對於其中將在判定一匹配之前處理一整個資料集之運算，每一邏輯函式可包含在輸入資料結束信號188時輸出196之最後「及」閘194。對於其中未考量資料結束信號之運算，可藉由可能不將資料結束信號輸出至「及」閘194之遮罩輸入165遮罩「或」閘190。
圖12係由一非反相輸入166、一非反相輸出184以及「及」閘180之一選擇產生之經程式化邏輯函式之一等效邏輯電路圖200。用於等效邏輯圖200中之「及」閘202可表示一或多個「及」閘(例如，透過來自圖11之「及」閘組172及176)。等效邏輯圖200可對輸入162執行一「及」函式。圖13係由一非反相輸入166、一非反相輸出184及「或」閘182之一選擇產生之經程式化邏輯函式之一等效邏輯電路圖204。等效邏輯圖204可對輸入162執行一乘積總和(SoP)函式。
圖14係由一非反相輸入166、一反相輸出184(由反相器208表示)以及「及」閘180之一選擇產生之經程式化邏輯函式之等效邏輯電路圖206。等效邏輯圖206可對輸入162執行一「非及」函式。由於等效邏輯圖206中之最後反相輸出184之反相，因此「非及」函式之輸出可係等效邏輯圖200中之「及」函式之輸出之一反相(非「及」)。圖15係由一非反相輸入166、一反相輸出184(由反相器208表示)及「或」閘182之一選擇產生之經程式化邏輯函式之一等效邏輯電路圖210。等效邏輯圖210可對輸入162執行一否定輸出乘積總和NSoP函式。由於等效邏輯圖210中之最後反相輸出184之反相，因此NSoP函式之輸出可係等效邏輯圖204中之SoP函式之輸出之一反相(否定SoP)。
圖16係由一反相輸入166(由反相器208表示)、一非反相輸出184以及「及」閘180之一選擇產生之經程式化邏輯函式之一等效邏輯電路圖212。等效邏輯圖212可對輸入162執行一「非或」函式。由於第一反相輸入166之反相，因此，負邏輯元件可用以表示「非或」函式212中之邏輯閘。舉例而言，「及」閘214之輸入及輸出處之泡泡圈可表示該等輸入及輸出處之反相，此可使「及」閘214成為一「或」閘(例如，「或」閘170)之一邏輯等效形式。「或」閘216及218之輸入及輸出處之泡泡圈可表示該等輸入及輸出處之反相，此使「或」閘216及218成為兩個「及」閘(例如，分別係「及」閘202及180)之一邏輯等效形式。如此，反相「或」閘218可表示選定「及」閘180。為了程式化「非或」函式212以在一反相輸入(由208表示)之情況下具有一非反相輸出，閘220之輸入及輸出處之反相(再次由泡泡圈表示)可產生一非反相緩衝閘220。
圖17係由一反相輸入166(由反相器208表示)、一非反相輸出184(由緩衝閘220表示)及「或」閘182之一選擇產生之經程式化邏輯函式之一等效邏輯電路圖222。等效邏輯圖222可對輸入162執行一否定輸出總和乘積(NPoS)函式。由於第一反相輸入166之反相，因此負邏輯元件可用以表示NPoS函式222中之邏輯閘。舉例而言，「及」閘224之輸入及輸出處之泡泡圈可表示該等輸入及輸出處之反相，此可使「及」閘224成為一「或」閘(例如，「或」閘182)之一邏輯等效形式。如此，反相「及」閘224可表示選定「或」閘182。
圖18係由一反相輸入166(由反相器208表示)、一反相輸出184以及「及」閘180(由負「或」閘218表示)之一選擇產生之經程式化邏輯函式之等效邏輯電路圖226。等效邏輯圖226可對輸入162執行一「或」函式。由於最後反相輸出184(由反相器208表示)之反相，因此負邏輯元件可用以表示「或」函式226中之邏輯閘。此外，由於將 「或」函式226之輸出反相，因此閘230處之輸入可依據第一輸入(反相器208)之反相而反相，且閘230可係一低態有效輸入。
圖19係由一反相輸入166(由反相器208表示)、一反相輸出184(由低態有效輸入閘230表示)及「或」閘182(由負「及」閘224表示)之一選擇產生之經程式化邏輯函式之一等效邏輯電路圖230。等效邏輯圖232可對輸入162執行一總和乘積(PoS)函式。
儘管可易於對本發明做出各種修改及替代形式，但已在圖式中藉由舉例方式展示且在本文中詳細描述了特定實施例。然而，應理解，本發明並不意欲限於所揭示之特定形式。而是，本發明意欲涵蓋如由以下隨附申請專利範圍定義之本發明之精神及範疇內之所有修改形式、等效形式及替代方案。
162‧‧‧輸入/兩者之群組輸入
164‧‧‧遮罩輸入線
165‧‧‧遮罩輸入
166‧‧‧反相輸入/反相輸入信號/第一反相輸入信號
168‧‧‧「互斥或」閘
170‧‧‧「或」閘
172‧‧‧「及」閘/「及」閘之第一組
174‧‧‧「及」閘
176‧‧‧「及」閘/「及」閘之第二組
178‧‧‧「及」閘
180‧‧‧「及」閘
182‧‧‧「或」閘
184‧‧‧反相輸出信號/最後反相輸出信號
186‧‧‧「互斥或」閘
188‧‧‧資料結束輸入/資料結束信號
190‧‧‧「或」閘
192‧‧‧輸出/資料結束輸出/資料結束信號
194‧‧‧「及」閘/最後「及」閘
196‧‧‧輸出

Claims (26)

  1. 一種裝置，其包括：一狀態機晶格，其包括：複數個區塊，每一區塊包括複數個列，該等列中之每一者包括複數個可程式化元件，其中該等可程式化元件中之一特定者經組態以基於一條件之一偵測而輸出一信號；且該等區塊中之一特定者之該等列中之至少一者進一步包括一布林邏輯單元，該布林邏輯單元經組態以可選擇性地耦合至該等區塊中之該特定者之該複數個列中之任一者中之該等可程式化元件中的任一者，其中該布林邏輯單元經組態以輸出一邏輯函式之一結果，其中該邏輯函式係藉由以下方式判定：將該布林邏輯單元之一輸入程式化為反相或非反相，將該布林邏輯單元之一輸出程式化為反相或非反相，並將一「及」閘或者一「或」閘程式化為該布林邏輯單元之一最終輸出。
  2. 如請求項1之裝置，其中該等區塊中之該特定者之該複數個列中之每一者包括經組態以選擇性地耦合彼列之該複數個可程式化元件中之任一者與該布林邏輯單元之列內電路。
  3. 如請求項2之裝置，其中該複數個區塊中之每一者包括經組態以選擇性地耦合彼區塊之該複數個列中之任一者之區塊內電路，其中彼區塊之該複數個列中之一者中之一個布林邏輯單元可耦合至彼區塊之該複數個列中之另一者中之另一布林邏輯單元。
  4. 如請求項3之裝置，其中該晶格包括經組態以選擇性地耦合該複數個區塊中之任一者之區塊間電路，其中該複數個區塊中之該 特定者中之該布林邏輯單元可經由該列內電路、該區塊內電路及該區塊間電路選擇性地耦合至該複數個區塊中之另一者中之一可程式化元件。
  5. 如請求項1之裝置，其中不包括一布林邏輯單元的該等區塊中之該特定者之該複數個列中之一特定者包括一計數器，其中該計數器可經由列內電路及區塊內電路選擇性地耦合至該布林邏輯單元。
  6. 如請求項1之裝置，其中該布林邏輯單元包括經組態以接收遮罩該布林邏輯單元之該輸入之一遮罩輸入信號之一遮罩輸入。
  7. 如請求項1之裝置，其中該輸入包括16個輸入中之一者。
  8. 如請求項1之裝置，其中該布林邏輯單元包括一資料結束電路，其中該資料結束電路經組態以使得該布林邏輯單元在該資料結束電路接收到指示已處理一資料串流中之所有資料之一資料結束信號時輸出。
  9. 如請求項8之裝置，其中該資料結束電路包括一「或」閘，該「或」閘包括一遮罩輸入及一資料結束輸入以及連接至一輸出「及」閘之一輸出，其中該輸出「及」閘在該資料結束電路接收到該資料結束信號時輸出該邏輯函式之該等結果。
  10. 如請求項1之裝置，其中該布林邏輯單元經組態以在該布林邏輯單元之該輸入經程式化為非反相、該布林邏輯單元之該輸出經程式化為反相且該「及」閘經程式化為該布林邏輯單元之該最終輸出時輸出一「非及」函式之結果。
  11. 如請求項1之裝置，其中該布林邏輯單元經組態以在該布林邏輯單元之該輸入經程式化為反相、該布林邏輯單元之該輸出經程式化為非反相且該「及」閘經程式化為該布林邏輯單元之該最終輸出時輸出一「非或」函式之結果。
  12. 如請求項1之裝置，其中該布林邏輯單元經組態以在該布林邏輯單元之該輸入經程式化為非反相、該布林邏輯單元之該輸出經程式化為反相且該「或」閘經程式化為該布林邏輯單元之該最終輸出時輸出一否定輸出乘積總和函式之結果。
  13. 如請求項1之裝置，其中該布林邏輯單元經組態以在該布林邏輯單元之該輸入經程式化為反相、該布林邏輯單元之該輸出經程式化為非反相且該「或」閘經程式化為該布林邏輯單元之該最終輸出時輸出一否定輸出總和乘積函式之結果。
  14. 如請求項1之裝置，其中該布林邏輯單元經組態以在該布林邏輯單元之該輸入經程式化為反相、該布林邏輯單元之該輸出經程式化為反相且該「或」閘經程式化為該布林邏輯單元之該最終輸出時輸出一總和乘積函式之結果。
  15. 如請求項1之裝置，其包括一伺服器、一個人電腦、一工作站、一路由器、一網路交換器、晶片測試設備、一膝上型電腦、一行動電話、一媒體播放器、一遊戲控制台或包括該狀態機晶格之一大型主機電腦。
  16. 一種在一狀態機晶格中之一布林邏輯單元處執行一邏輯運算之方法，該方法包括：在該狀態機晶格中處理一資料串流以偵測複數個條件；在核心中之一可程式化布林邏輯單元中對該等所偵測條件執行一邏輯函式；及輸出該邏輯函式之一結果。
  17. 如請求項16之方法，其中執行該邏輯函式包括執行一「非及」函式、一「非或」函式、一否定輸出乘積總和函式或一否定輸出總和乘積函式中之一者。
  18. 如請求項16之方法，其包括在該布林元件處接收一資料結束信 號，其中該資料結束信號表示已對該整個資料串流執行該邏輯函式。
  19. 如請求項18之方法，其包括僅在於該布林邏輯單元處接收到該資料結束信號時輸出該結果。
  20. 一種程式化一狀態機晶格中之一布林邏輯單元之方法，該方法包括程式化該布林邏輯單元以執行複數個可程式化邏輯函式中之一特定邏輯函式。
  21. 如請求項20之方法，其中程式化該布林邏輯單元以執行一特定邏輯函式包括：程式化該布林邏輯單元以對一資料串流之一部分執行一第一邏輯函式，並程式化該布林邏輯單元以對該資料串流之另一部分執行一第二邏輯函式。
  22. 如請求項20之方法，其中程式化該布林邏輯單元以執行一特定邏輯函式包括：將該布林邏輯單元之一第一輸入程式化為反相或非反相、將該布林邏輯單元之一最後輸出程式化為反相或非反相，並將一「及」閘或者一「或」閘程式化為該布林邏輯單元之一最終邏輯輸出。
  23. 一種經組態以選擇性地耦合至一狀態機晶格中之可程式化元件之布林邏輯單元，其中該布林邏輯單元經組態以自選擇性地耦合至其之該等可程式化元件之輸出接收輸入且可程式化以對該等輸入執行複數個可能邏輯函式中之一選定邏輯函式。
  24. 如請求項23之布林邏輯單元，其中該布林邏輯單元進一步經組態以：在該布林邏輯單元處接收表示已處理一整個資料串流之一錨點信號；及僅在接收到該錨點信號之後輸出該選定邏輯函式之一結果。
  25. 如請求項23之布林邏輯單元，其中該布林邏輯單元經組態以選 擇性地耦合至一計數器。
  26. 如請求項23之布林邏輯單元，其中該等可能邏輯函式包括一「及」函式、一乘積總和函式、一「非及」函式、一否定輸出乘積總和函式、一「非或」函式、一否定輸出總和乘積函式、一「或」函式及一總和乘積函式。
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