TW201339877A - 半導體積體電路及其設計方法、佈局、以及設備 - Google Patents

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Abstract

根據本發明概念之實例實施例，一種設計半導體積體電路之方法包含：建立標記層，所述標記層指示多個半導體裝置中寬度、高度以及與鄰近半導體裝置的間隔中之至少一者將發生變化的至少一半導體裝置；以及將所述標記層應用於先前建立的佈局上，以產生寬度、高度以及與鄰近半導體裝置的間隔中之至少一者發生變化的所述至少一半導體裝置的新庫。所述標記層可基於所述多個半導體裝置中之所述至少一半導體裝置之特性變化。

Description

半導體積體電路及其設計方法 【相關申請案之交叉參考】
本申請案主張於2012年3月30日在韓國智慧財產局申請之韓國專利申請案第10-2012-0033345號之權益，所述申請案的全部揭露內容以引用的方式全部併入本文中。
本發明概念之實例實施例是關於半導體積體電路，且更特定而言，是關於半導體積體電路及/或其設計方法。
半導體積體電路(integrated circuit；IC)設計是一種將描述半導體系統之所需操作的晶片行為模型轉換為描述所述半導體系統的基本組件之間的連接之特定結構模型的程序。在此類半導體IC設計中，程序產生以及使用有待包含於半導體IC中之單元格(cell)庫在時間及減少半導體IC設計及實施的成本方面可 為有利的。
本發明概念之實例實施例是關於半導體積體電路(IC)設計方法，其中半導體裝置之特性發生變化時，可不建立新佈局而迅速建立新庫。
本發明概念之實例實施例是關於半導體IC設計方法，其中鰭式場效應電晶體(fin field-effect transistor；fin FET)之特性發生變化時，可在不改變佈局的情況下迅速建立新庫。
本發明概念之實例實施例是關於可使用新庫而製造的半導體IC，即使半導體裝置之特性發生變化，亦可不建立新佈局而迅速建立所述新庫。
本發明概念之實例實施例是關於可使用新庫而製造的半導體IC，其中即使鰭式FET之特性發生變化，亦可不建立新佈局而迅速建立所述新庫。
本發明概念之實例實施例是關於一種用於執行半導體IC設計方法的電腦可讀記錄媒體，在所述方法中，半導體裝置之特性發生變化時，可不建立新佈局而迅速建立新庫。
本發明概念之實例實施例是關於一種經組態以儲存新庫的儲存媒體，其中即使半導體裝置之特性發生變化，亦可不建立新佈局而迅速建立所述新庫。
本發明概念之實例實施例是關於一種用於設計半導體IC的設備，即使半導體裝置之特性發生變化，所述設備亦可不建立新佈局而迅速建立新庫。
根據本發明概念之實例實施例，一種設計半導體積體電路之方法包含：建立標記層，所述標記層指示多個半導體裝置中寬度、高度以及與所述多個半導體裝置中之鄰近半導體裝置的間隔中之至少一者將發生變化的至少一半導體裝置；以及將所述標記層應用於先前建立的佈局上，以產生寬度、高度以及與鄰近半導體裝置的間隔中之至少一者發生變化的所述至少一半導體裝置的新庫。所述標記層可基於所述多個半導體裝置中之所述至少一半導體裝置之特性變化。
所述至少一半導體裝置之特性變化可以是所述多個半導體裝置中的所述至少一半導體裝置之電特性以及熱特性中至少一者的變化。
根據所述所建立的新庫，即使當所述至少一半導體裝置的寬度發生變化時，所述多個半導體裝置亦可具有恆定間距。
所述標記層的建立可包含以下步驟中之至少一者：建立指示所述至少一半導體裝置之第一標記層；以及建立指示包含所述至少一半導體裝置之單元格的第二標記層。所述第二標記層的建立可包含：建立指示所述單元格之邊界的第二標記層。
所述至少一半導體裝置可包含鰭式場效應電晶體(鰭式FET)，所述鰭式場效應電晶體包含多個主動鰭。所述標記層的建立可包含：建立指示所述多個主動鰭中寬度將發生變化之至少一主動鰭的標記層。所述標記層的建立可包含以下步驟中之至少一者：建立指示所述至少一主動鰭之第一標記層；以及建立指示包含所述至少一主動鰭之單元格的第二標記層。根據所述所建立的新庫，即使當所述至少一主動鰭的寬度發生變化時，所述多個主 動鰭亦可具有恆定間距。
所述至少一半導體裝置可包含鰭式場效應電晶體(鰭式FET)，所述鰭式場效應電晶體包含單個主動鰭。
所述多個半導體裝置可包含多個鰭式電晶體。所述多個鰭式電晶體可具有不同的臨限電壓。所述標記層的建立可包含：基於所述不同的臨限電壓，建立指示多個鰭式電晶體中寬度將發生變化之至少一鰭式電晶體的標記層。所述標記層的建立可包含以下步驟中之至少一者：建立指示所述多個鰭式電晶體中之所述至少一鰭式電晶體的第一標記層；以及建立指示包含所述至少一鰭式電晶體之單元格的第二標記層。
所述多個鰭式電晶體中之所述至少一鰭式電晶體可包含多個主動鰭，且所述標記層的建立可包含：基於所述不同的臨限電壓，建立指示多個主動鰭中寬度將發生變化之至少一主動鰭的標記層。所述標記層的建立可包含：建立指示所述至少一主動鰭之第一標記層；以及建立指示包含所述至少一主動鰭之單元格的第二標記層。根據所述所建立的新庫，即使當所述至少一主動鰭的寬度發生變化時，所述多個主動鰭亦可具有恆定間距。
所述方法可更包含：在建立所述標記層之前，基於設計規則以及設計約束中之至少一者而判定所述多個半導體裝置中之所述至少一半導體裝置的特性的變更。
所述方法可更包含：在建立所述標記層之前，提供用於製造所述多個半導體裝置的佈局。
根據本發明概念之實例實施例，提供一種設計鰭式電晶體之方法，所述方法包含：基於多個鰭式電晶體中之至少一鰭式 電晶體的特性變化建立標記層，所述標記層指示所述多個鰭式電晶體中寬度、高度以及與鄰近鰭式電晶體的間隔中之至少一者將發生變化的所述至少一鰭式電晶體；以及將所述標記層應用於先前建立的佈局上，以產生寬度、高度以及與鄰近鰭式電晶體的間隔中之至少一者發生變化的所述至少一鰭式電晶體的新庫。
根據本發明概念之實例實施例，半導體積體電路包含多個半導體裝置。所述多個半導體裝置包含至少一半導體裝置，所述至少一半導體裝置的寬度、高度以及與鄰近半導體裝置的間隔中之至少一者基於使用標記層之新庫而發生變化，其中所述標記層是基於所述至少一半導體裝置的特性變化而建立。
基於至少一半導體裝置之特性變化，所述標記層可指示寬度、高度以及與所述鄰近半導體裝置的間隔中之至少一者將發生變化的所述至少一半導體裝置。
所述至少一半導體裝置之特性變化可以是所述至少一半導體裝置之電特性以及熱特性中至少一者的變化。
可藉由將所述標記層應用於先前所建立的佈局上以改變所述至少一半導體裝置之寬度，來建立所述新庫。
根據所述新庫，即使當所述至少一半導體裝置的寬度發生變化時，所述多個半導體裝置亦可具有恆定間距。
所述標記層可包含以下項中之至少一者：第一標記層，其指示所述至少一半導體裝置；以及第二標記層，其指示包含所述至少一半導體裝置之單元格。
所述至少一半導體裝置可包含鰭式場效應電晶體(FET)，所述鰭式場效應電晶體包含多個主動鰭。所述標記層可指 示多個主動鰭中寬度將發生變化之至少一主動鰭。
所述至少一半導體裝置可包含鰭式場效應電晶體(FET)，所述鰭式場效應電晶體包含單個主動鰭。
所述多個半導體裝置可包含多個鰭式電晶體。所述多個鰭式電晶體可具有不同的臨限電壓。基於所述不同的臨限電壓，所述標記層可指示多個鰭式電晶體中寬度將發生變化之至少一鰭式電晶體。
所述半導體積體電路可整合為系統單晶片(System on Chip；SoC)。
根據本發明概念之實例實施例，半導體積體電路包含多個鰭式電晶體。所述多個鰭式電晶體可包含至少一鰭式電晶體，所述至少一鰭式電晶體的寬度、高度以及與鄰近鰭式電晶體的間隔中之至少一者基於使用標記層的新庫而發生變化，其中所述標記層是基於所述至少一鰭式電晶體之特性變化而建立。
根據本發明概念的實例實施例，提供一種有形電腦可讀記錄媒體，其上實施有用於執行設計半導體積體電路之方法的程式，所述方法包含：基於多個半導體裝置中之至少一半導體裝置之特性變化而建立標記層，所述標記層指示所述多個半導體裝置中寬度、高度以及與鄰近半導體裝置的間隔中之至少一者將發生變化的所述至少一半導體裝置；以及將所述標記層應用於先前建立的佈局上，以產生寬度、高度以及與鄰近半導體裝置的間隔中之至少一者發生變化的所述至少一半導體裝置的新庫。
根據本發明概念之實例實施例，一種有形電腦可讀儲存媒體經組態以儲存可由電腦在設計半導體積體電路時使用的至少 一單元格庫，其中所述單元格庫是藉由基於多個半導體裝置中之至少一半導體裝置的特性變化而建立指示所述多個半導體裝置中寬度、高度以及與鄰近半導體裝置的間隔中之至少一者將發生變化的所述至少一半導體裝置的標記層，並將所述標記層應用於先前建立的佈局來建立的。
根據本發明概念之實例實施例，半導體積體電路的佈局，亦即儲存於有形電腦可讀記錄媒體上之所述佈局包括：多個半導體裝置；以及標記層，所述標記層應用於佈局上以指示所述多個半導體裝置中寬度、高度以及與所述多個半導體裝置中之鄰近半導體裝置的間隔中之至少一者將發生變化的至少一半導體裝置，所述標記層基於所述至少一半導體裝置的特性變化。
根據本發明概念之實例實施例，一種用於設計半導體積體電路的設備包含：佈局設計單元，其經組態以設計所述半導體積體電路的佈局；以及庫設計單元，其經組態以基於至少一半導體裝置的特性變化而建立標記層，所述標記層指示多個半導體裝置中寬度、高度以及與鄰近半導體裝置的間隔中之至少一者將發生變化的所述至少一半導體裝置。所述庫設計單元可經組態以將所述標記層應用於所述佈局以建立新庫。
所述庫設計單元可包含：標記層建立單元，其經組態以建立所述標記層；庫建立單元，其經組態以將所述標記層應用於先前建立的佈局上，以形成寬度、高度以及與鄰近半導體裝置的間隔中之至少一者發生變化之至少一半導體裝置的新庫；以及庫驗證單元，其經組態以驗證所述新庫是否滿足所需(或替代性地預設的)要求。所述庫設計單元可更包含：佈局資料庫，其經組 態以儲存由所述佈局設計單元設計的佈局；以及庫資料庫，其經組態以儲存所述庫驗證單元中所驗證的庫。
所述設備可更包含：系統設計單元，其經組態以設計包含半導體積體電路之系統；功能設計單元，其經組態以基於所述系統設計所述半導體積體電路所需的功能；以及邏輯電路設計單元，其經組態以基於所述所需的功能設計所述半導體積體電路之邏輯電路。
根據本發明概念之實例實施例，一種設計半導體積體電路之方法包含：存取包含多個半導體裝置的佈局；建立標記層，所述標記層指示所述多個半導體裝置之至少一半導體裝置的尺寸變化；以及將所述標記層應用於所述佈局以產生尺寸發生變化之所述至少一半導體裝置的新庫。
所述佈局中之所述多個半導體裝置可以是多個鰭式場效應電晶體(鰭式FET)。所述多個鰭式場效應電晶體(鰭式FET)可各自包含多個主動鰭。所述標記層的建立可包含：建立第一標記層，其指示所述多個鰭式FET中的所選擇的鰭式FET的所述多個主動鰭中的至少一者的尺寸變化；以及建立第二標記層，其指示包含所述多個鰭式FET中的所選擇的鰭式FET的佈局的單元格。
所述佈局中之所述多個半導體裝置可以是多個鰭式場效應電晶體(鰭式FET)。所述多個鰭式場效應電晶體(鰭式FET)可各自包含一個主動鰭。所述標記層的建立可包含：建立第一標記層，其指示所述多個鰭式FET中的所選擇的鰭式FET的所述主動鰭的尺寸變化；以及建立第二標記層，其指示包含所述多個鰭 式FET中的所選擇的鰭式FET的佈局的單元格。
由所述標記層指示的所述多個半導體裝置中之所述至少一半導體裝置的尺寸變化可對應於其寬度、高度以及與鄰近半導體裝置的間隔中之至少一者的變化。
所述多個半導體裝置在所述多個半導體裝置中之所述至少一半導體裝置的尺寸發生變化之前及之後可具有恆定間距。
1‧‧‧半導體積體電路設計設備
2‧‧‧半導體製程模組
10‧‧‧系統設計單元
20‧‧‧功能設計單元
30‧‧‧邏輯電路設計單元
40‧‧‧佈局設計單元
50‧‧‧庫設計單元
51‧‧‧標記層建立單元
52‧‧‧庫建立單元
53‧‧‧庫驗證單元
54‧‧‧佈局資料庫
55‧‧‧庫資料庫
100‧‧‧半導體IC
100a‧‧‧半導體裝置
100b‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧絕緣層
104'‧‧‧絕緣層
106‧‧‧絕緣層
106'‧‧‧絕緣層
110‧‧‧主動鰭
111‧‧‧主動鰭
111'‧‧‧主動鰭
111a‧‧‧主動鰭
112‧‧‧主動鰭
112'‧‧‧主動鰭
112a‧‧‧主動鰭
113‧‧‧主動鰭
113'‧‧‧主動鰭
113a‧‧‧主動鰭
114‧‧‧主動鰭
115‧‧‧主動鰭
116‧‧‧主動鰭
120‧‧‧虛設鰭
121‧‧‧虛設鰭
121'‧‧‧虛設鰭
122‧‧‧虛設鰭
122'‧‧‧虛設鰭
123‧‧‧虛設鰭
124‧‧‧虛設鰭
130‧‧‧閘電極
135‧‧‧虛設閘電極
140‧‧‧源極/汲極接點
150‧‧‧輸入端子
155‧‧‧源極/汲極接點
160‧‧‧輸出端子
200‧‧‧半導體IC
200a‧‧‧半導體裝置
200b‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧絕緣層
204'‧‧‧絕緣層
206‧‧‧絕緣層
206'‧‧‧絕緣層
210‧‧‧主動鰭
211‧‧‧主動鰭
211a‧‧‧主動鰭
212‧‧‧主動鰭
212a‧‧‧主動鰭
213‧‧‧主動鰭
213'‧‧‧主動鰭
213a‧‧‧第三主動鰭
214‧‧‧主動鰭
215‧‧‧主動鰭
216‧‧‧主動鰭
220‧‧‧虛設鰭
221‧‧‧虛設鰭
221'‧‧‧虛設鰭
222‧‧‧虛設鰭
222'‧‧‧虛設鰭
223‧‧‧虛設鰭
224‧‧‧虛設鰭
230‧‧‧閘電極
235‧‧‧虛設閘電極
240‧‧‧源極/汲極接點
250‧‧‧輸入端子
255‧‧‧源極/汲極接點
260‧‧‧輸出端子
300‧‧‧半導體IC
300a‧‧‧半導體裝置
300b‧‧‧半導體裝置
300c‧‧‧半導體裝置
300d‧‧‧半導體裝置
310‧‧‧主動鰭
310a‧‧‧主動鰭
400‧‧‧半導體IC
400a‧‧‧半導體裝置
402‧‧‧基板
404‧‧‧絕緣層
410‧‧‧主動區
420‧‧‧主動區
430‧‧‧閘電極
435‧‧‧虛設閘電極
440‧‧‧源極/汲極接點
450‧‧‧輸入端子
455‧‧‧源極/汲極接點
460‧‧‧輸出端子
1000‧‧‧記憶卡
1100‧‧‧控制器
1200‧‧‧記憶體
2000‧‧‧計算系統
2100‧‧‧處理器
2200‧‧‧記憶體裝置
2300‧‧‧儲存裝置
2400‧‧‧電源供應器
2500‧‧‧輸入/輸出單元
2600‧‧‧匯流排
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
CELL1‧‧‧單元格
CELL2‧‧‧單元格
CELL3‧‧‧單元格
D‧‧‧汲極區域
Hfin1‧‧‧高度
Hfin2‧‧‧高度
IDS‧‧‧電流量
L‧‧‧通道長度
ML‧‧‧標記層
ML1‧‧‧標記層
ML2‧‧‧標記層
S‧‧‧源極區域
S10‧‧‧操作
S20‧‧‧操作
S30‧‧‧操作
S40‧‧‧操作
S50‧‧‧操作
S510‧‧‧操作
S520‧‧‧操作
S530‧‧‧操作
S540‧‧‧操作
S550‧‧‧操作
Vth‧‧‧臨限電壓
W‧‧‧通道寬度
Wfin‧‧‧通道寬度
Wfin1‧‧‧寬度
Wfin1'‧‧‧寬度
Wfin2‧‧‧寬度
Wfin2'‧‧‧寬度
Wfin3‧‧‧寬度
Wfin3'‧‧‧寬度
Wpla‧‧‧寬度
Wpla'‧‧‧寬度
自結合隨附圖式進行之以下詳細描述，將更清楚地理解本發明概念的實例實施例，其中：圖1為根據本發明概念之實例實施例的半導體積體電路(IC)設計設備之示意性方塊圖。
圖2為根據本發明概念之實例實施例的設計半導體IC之方法的示意性流程圖。
圖3為根據本發明概念之實例實施例的圖1的庫設計單元之方塊圖。
圖4為根據本發明概念之實例實施例的圖2之半導體IC設計方法中的庫設計操作的流程圖。
圖5為根據本發明概念之實例實施例的半導體IC之佈局。
圖6為根據本發明概念之實例實施例的具有圖5之佈局的半導體裝置的透視圖。
圖7為沿著圖5與圖6的線VII-VII'所截得的橫截面圖。
圖8為根據本發明概念之實例實施例的具有圖5之佈局的半導體裝置的透視圖。
圖9為沿著圖5與圖8的線IX-IX'所截得的橫截面圖。
圖10為圖5中之區域A之佈局。
圖11說明根據本發明概念之實例實施例的應用於圖10之佈局的標記層。
圖12為根據本發明概念之實例實施例的寬度基於使用圖11的標記層所建立之新庫而發生改變的半導體裝置的佈局。
圖13為根據本發明概念之實例實施例的半導體IC之佈局。
圖14為根據本發明概念之實例實施例的具有圖13之佈局的半導體裝置的透視圖。
圖15為沿著圖13與圖14的線XV-XV'所截得的橫截面圖。
圖16為根據本發明概念之實例實施例的具有圖13之佈局的半導體裝置的透視圖。
圖17為沿著圖13與圖16的線XVII-XVII'所截得的橫截面圖。
圖18為圖13中之區域B之佈局。
圖19說明根據本發明概念之實例實施例的應用於圖18之佈局的標記層。
圖20為根據本發明概念之實例實施例的寬度基於使用圖19的標記層所建立之新庫而發生改變的半導體裝置的佈局。
圖21為根據本發明概念的實例實施例的電流相對於半導體IC之半導體裝置之寬度的曲線圖。
圖22為根據本發明概念的實例實施例的臨限電壓相對於半導體IC之半導體裝置之寬度的曲線圖。
圖23為根據本發明概念之實例實施例的半導體IC之佈局。
圖24說明根據本發明概念之實例實施例的應用於圖23之佈局的標記層。
圖25說明根據本發明概念之實例實施例的應用於圖23之佈局的標記層。
圖26說明根據本發明概念之實例實施例的應用於圖23之佈局的標記層。
圖27為根據本發明概念之實例實施例的寬度基於使用圖24至圖26的標記層中之一者所建立之新庫而發生改變的半導體裝置的佈局。
圖28為根據本發明概念之實例實施例的半導體IC之佈局。
圖29為根據本發明概念之實例實施例的具有圖28之佈局的半導體裝置的透視圖。
圖30為沿著圖28的線XXX-XXX'所截得的橫截面圖。
圖31為沿著圖28的線XXXI-XXXI'所截得的橫截面圖。
圖32為圖28中之區域C之佈局。
圖33說明根據本發明概念之實例實施例的應用於圖32之佈局的標記層。
圖34為根據本發明概念之實例實施例的寬度基於使用圖33的標記層所建立之新庫而發生改變的半導體裝置的佈局。
圖35為包含根據本發明概念之實例實施例的半導體IC之記憶卡的示意圖。
圖36為包含根據本發明概念之實例實施例的半導體IC之計算系統的示意圖。
如本文中所使用，術語「及/或」包含相關聯之所列項目中之一或多者的任何以及所有組合。諸如「……中之至少一者」的表達當接在元件之清單前時修飾元件之整個清單而不修飾清單中之個別元件。
現將參考展示一些實例實施例之附圖來更充分地描述本發明概念之實例實施例。然而，實例實施例可體現為很多不同形式，且不應解釋為限制於本文中所闡述的實施例；相反地，提供此等實施例以便本揭露內容是全面且完整的，並會向一般熟習此項技術者充分傳達本發明概念之實例實施例的範疇。在圖式中，為了清楚起見，可能誇示了層以及區域的厚度。在圖式中，相同的參考數字表示相同元件，且因而可省略其描述。
應理解，當一元件被稱為「連接至」或「耦接至」另一元件時，所述元件可直接連接至或耦接至所述另一元件，或可存在介入元件。相比而言，當一元件被稱為「直接連接至」或「直接耦接至」另一元件時，不存在介入元件。如本文中所使用，術語「及/或」包含相關聯之所列出項目中之一或多者的任何以及所有組合。用以描述元件或層之間的關係的其他詞應以相似方式解釋(例如，「在……之間」相對於「直接在……之間」、「鄰近」相對於「直接鄰近」、「在……上」相對於「直接在……上」)。
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種元件、組件、區域、層及/或區段，但此等元件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以將一元件、組件、區域、層或區段與另一元件、組件、區域、層或區段 區分開。因而，在不背離實例實施例之教示的情況下，下文所描述的第一元件、組件、區域、層或區段可稱為第二元件、組件、區域、層或區段。
為了易於描述，諸如「在……下」、「在……下方」、「下部」、「在……上方」、「上部」及其類似者之空間相對術語可在本文中用以描述如在圖中所說明的一個元件或特徵與另一(多個)元件或特徵之關係。應理解，所述空間相關術語意欲包含除了諸圖中描繪之定向外的裝置在使用中或操作中的不同定向。舉例而言，若翻轉圖中之裝置，則描述為「在其他元件或特徵下方」或「在其他元件或特徵下」之元件將定向為「在其他元件或特徵上方」。因而，例示性術語「在……下方」可包含「在……上方」以及「在……下方」之兩個定向。所述裝置可按照其他方式定向(旋轉90度或處於其他定向)，且相應地解譯本文所使用之空間相對描述詞。
本文中所使用之術語僅出於描述特定實施例之目的，且並不意欲限制實例實施例。如本文中所使用，單數形式「一」以及「所述」意欲亦包含複數形式，除非上下文另有清晰指示。應進一步理解，術語「包括(comprises及/或comprising)」在本說明書中使用時指定所陳述之特徵、整數、步驟、操作、元件及/或組件之存在，但並不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組之存在或添加。
應理解，儘管術語第一以及第二在本文中用以描述各種元件，但此等元件不應受此等術語限制。此等術語僅用以將一元件與另一元件區分開。因而，在不背離本揭露內容之教示的情況 下，下文中討論的第一元件可稱為第二元件，且類似地，第二元件可稱為第一元件。
除非另有定義，否則本文中所使用的所有術語(包含技術及科學術語)具有與一般熟習本發明概念之實例實施例所屬技術者通常理解之含義相同的含義。將進一步理解，術語(諸如常用詞典中所定義之術語)應被解釋為具有與其在相關技術之上下文中之意義一致的意義，且不會以理想化或過於正式的意義來解釋，除非本文中明確如此定義。
本文中參考橫截面圖來描述實例實施例，其中所述橫截面圖為實例實施例之理想化實施例(以及中間結構)的示意圖。因而，應預期由於(例如)製造技術及/或容差而引起的相對於諸圖之形狀的變更。因而，實例實施例不應被理解為限於本文中所說明之區域的特定形狀，而應包含由(例如)製造導致之形狀偏差。舉例而言，被說明為矩形之植入區域可具有圓形或彎曲特徵及/或在植入區域之邊緣處之植入濃度梯度，而非自植入區域至非植入區域之二元改變。同樣，藉由植入形成之埋入區域可在埋入區域與植入藉以發生之表面之間的區域中導致某植入。因此，諸圖中所說明之區域本質上為示意性的，且其形狀不意欲說明裝置之區域的實際形狀且不意欲限制實例實施例之範疇。
圖1為根據本發明概念之實例實施例的半導體積體電路(IC)設計設備1之示意性方塊圖。
參看圖1，半導體IC設計設備1可包含系統設計單元10、功能設計單元20、邏輯電路設計單元30、佈局設計單元40，以及庫設計單元50。半導體積體電路設計設備1所提供的設計結 果可傳送至半導體製程模組2，並實施為半導體積體電路。
系統設計單元10可設計包含半導體積體電路之系統。亦即，系統設計單元10可選擇包含半導體積體電路之系統，例如記憶體系統、計算系統，或通信系統。在下文中，為便於解釋，將關於設計記憶體系統而描述半導體積體電路設計設備1。
功能設計單元20可基於將設計之目標系統而設計半導體積體電路之功能。具體而言，若將設計之目標系統為要求具有記憶體裝置以及用於控制所述記憶體裝置之記憶體控制器的記憶體系統，則功能設計單元20可設計由所述記憶體控制器執行(及/或要求)的功能。
邏輯電路設計單元30可基於系統之所需(及/或所要求)功能而設計用於半導體積體電路之邏輯電路。舉例而言，邏輯電路設計單元30可基於記憶體控制器之所需(及/或所要求)功能而設計邏輯電路，例如「或」閘、「及」閘以及正反器。
佈局設計電路40可基於邏輯電路而設計半導體積體電路之佈局。具體而言，佈局設計單元40可根據邏輯電路(例如「或」閘、「及」閘以及正反器)設計佈局。佈局表示半導體積體電路中的裝置之配置以及佈線狀態。
隨著近來半導體裝置之高度整合的迅速發展，此類佈局設計程序變得更加耗時且成本更高。因而，作為一種具時間效益以及成本效益的技術，可使用標準的基於單元格的佈局設計技術。在標準的基於單元格的佈局設計技術中，在預先設計諸如「或」閘或「及」閘之重複使用之裝置並將其儲存於電腦系統中之後，可在佈局設計中適當地配置所述裝置並經由佈線將所述裝置連 接，以便可縮短佈局設計所需的時間。
庫設計電路50可基於佈局而設計半導體積體電路之庫。具體而言，庫設計單元50可設計包含於半導體積體電路中之單元格的單元格庫。根據本發明概念的實例實施例，庫設計單元50可基於半導體裝置之電特性或熱特性的變化而建立用於半導體裝置的指示寬度將發生變化之半導體裝置的標記層，並將所建立的標記層應用於先前建立的現存佈局，由此建立新庫。在新庫的建立過程中，儘管改變了半導體裝置中的特性，但是由於使用了先前建立之現存佈局，因此可顯著減少設計半導體積體電路所耗費的時間與成本。下文將參考圖3更詳細地描述庫設計單元50。
庫意謂相關聯檔案之集合，在其中可定義單元格之名稱、尺寸、閘寬度、接腳、延遲特性、漏電流、臨限電壓以及功能。一般的單元格庫集合可包含基本單元格，諸如AND、OR、NOR以及反相器(INVERTER)；複雜單元格，諸如OAI(OR/AND/反相器)以及AOI(AND/OR/反相器)；以及儲存元件，諸如簡單的主從正反器(mater-slave flip-flop)以及鎖存器(latch)。
根據本發明概念的實例實施例，單元格庫可以是標準單元格庫。在使用標準單元格庫的方法中，預先準備具有多個功能的邏輯電路區塊(或單元格)，且然後將其任意地組合，從而設計滿足客戶或使用者之規格的大規模積體電路(large-scale integrated circuit；LSI)。經由驗證向電腦登記此等先前建立的現存單元格，且然後用電腦輔助設計(computer-aided design；CAD)經由單元格之組合來對所述單元格進行邏輯設計、配置以及佈線製程。
具體而言，在LSI的設計或製造過程中，若先前建立的 現存標準邏輯電路區塊(或單元格)儲存於庫中，則可自所述庫中選擇用於設計之目的的適當邏輯電路區塊，並將其按多個單元格列配置於晶片上，且然後可將佈線長度最短的最佳佈線佈設於單元格之間的佈線空間中，由此完成LSI的製造。庫中不同類型的單元格越多，設計可越靈活，且越有可能以最佳方式設計晶片。
使用標準單元格的此類IC是一種半定製的IC，其可藉由選擇儲存於庫中之先前建立的現存標準單元格並配置所述標準單元格且實現其最短佈線進行製造。因而，相比全定製的IC，可降低開發成本並縮短開發週期。
圖2為根據本發明概念之實例實施例的設計半導體IC之方法的示意性流程圖。
參看圖2，半導體IC設計方法包括由圖1之半導體IC設計設備1執行的順序操作。上文所提供的圖1之半導體IC設計設備1的詳細描述適用於根據本發明概念之實例實施例的半導體IC設計方法。
在操作S10中，設計包含半導體IC之系統。
在操作S20中，基於所設計之系統而設計半導體IC所需之功能。
在操作S30中，基於其功能設計將包含於半導體IC電路中之邏輯電路。
在操作S40中，基於邏輯電路設計半導體IC之佈局。
在操作S50中，基於佈局設計半導體IC的庫。根據本發明概念的實例實施例，庫的設計可包含：基於半導體裝置之特性變化而建立用於半導體裝置的指示寬度將發生變化之半導體裝 置的標記層；以及將所建立的標記層應用於先前建立的現存佈局上，由此建立新庫。
可基於使用上述半導體IC設計方法而設計的庫而執行光學鄰近校正(Optical proximity correction；OPC)，從而形成光罩。然後可執行曝光製程以在晶圓上形成根據所設計的庫的晶圓圖案，由此實施半導體IC。
根據本發明概念的實例實施例，可基於半導體裝置之新庫執行OPC，其中所述半導體裝置具有基於所述半導體裝置之特性變化而判定的不同寬度，由此植入包含寬度已發生變化之半導體裝置的半導體IC。根據本發明概念的實例實施例，儘管改變了半導體裝置中的特性，但是由於使用了先前建立之現存佈局，因此可顯著減少設計半導體積體電路所耗費的時間與成本。
上述半導體IC設計方法可表示為可使用電腦上可執行之半導體IC設計程式而執行的程序，且因而，所述方法可藉由在電腦上執行半導體IC設計程式而實施。因而，在本發明概念之實例實施例中，半導體IC設計方法亦可體現為在電腦可讀記錄媒體上的電腦可讀程式碼。
電腦可讀記錄媒體是可儲存可隨後由電腦系統讀取之資料的任一有形資料儲存裝置。有形電腦可讀記錄媒體的實例為唯讀記憶體(read-only memory；ROM)、隨機存取記憶體(random-access memory；RAM)、CD-ROM、磁帶、軟碟、光學資料儲存裝置以及類似物。亦可將電腦可讀記錄媒體分佈於網路耦接的電腦系統上，以便可以分佈方式儲存並執行電腦可讀程式碼。
圖3為根據本發明概念之實例實施例的圖1的庫設計單 元50之方塊圖。
參看圖3，庫設計單元50可包含標記層建立單元51、庫建立單元52、庫驗證單元53、佈局資料庫(database；DB)54，以及庫資料庫(DB)55。庫設計單元50所設計的庫可傳送至半導體製程模組2，在半導體製程模組2中可基於所述庫實施半導體IC。
標記層建立單元51可基於半導體裝置之特性變化而建立標記層，所述標記層指示多個半導體裝置中寬度將發生變化之至少一半導體裝置。根據本發明概念之實例實施例，當半導體裝置之特性發生變化時，可建立寬度將發生變化之半導體裝置的新庫。為此，可建立指示寬度將發生變化之半導體裝置之標記層。根據本發明概念之實例實施例，所述標記層亦可稱為註解層(annotation layer)。具體而言，根據本發明概念的實例實施例，標記層建立單元51可建立指示寬度將發生變化之至少一半導體裝置的第一標記層(未展示)。另外，根據實例實施例，標記層建立單元51可建立指示包含所述至少一半導體裝置之單元格的第二標記層(未展示)。第二標記層可標記單元格邊界。根據實例實施例，標記層建立單元51可建立下文參考圖24至圖26所描述的指示至少一半導體裝置之第二標記層，以及指示包含所述至少一半導體裝置之單元格的第二標記層。
半導體裝置之特性變化可以是電特性或熱特性的變化，且可根據半導體裝置之特性變化而改變半導體裝置的高度與寬度，以及半導體裝置與鄰近半導體裝置之間的間隔中之至少一者。隨著半導體裝置按比例縮減至(例如)約20奈米或更少的等 級，製造經由製程(例如經由植入)來反映特性變化的半導體裝置可能更加困難。因此，需要基於半導體裝置之特性變化而改變半導體裝置之高度、寬度以及間隔中的至少一者，並需要建立指示此變化的標記層。在下文中，將更詳細描述由於半導體裝置之高度、寬度以及間隔中之至少一者的變更的對所述半導體裝置寬度的改變。
當半導體裝置的厚度例如由於改良的半導體製程而增大時，可建立指示寬度將適應性地發生改變之半導體裝置的標記層。佈局中不表示作為三維資訊之半導體裝置的高度，且因而，需要建立新庫，在所述新庫中半導體裝置的高度變化適應性地反映在其寬度中。然而，本發明概念之實例實施例不限制於此，且可應用於減小半導體裝置高度。
舉例而言，假設半導體裝置是高度為約40奈米且寬度為約20奈米的鰭式場效應電晶體(FET)，若鰭式FET的高度增大為約50奈米，則鰭式FET的寬度可被適應性地減小，例如減小為約18奈米、約16奈米或約14奈米。如上文所述，若半導體裝置的高度發生變化，則需要建立半導體裝置之新庫。在此方面，可建立指示寬度將發生變化之半導體裝置之標記層。
若半導體裝置的寬度或間隔發生變化(例如增大)，則可建立標記層，所述標記層指示與鄰近半導體裝置的間隔或寬度將適應性地發生變化之半導體裝置。然而，本發明概念之實例實施例不限制於上述內容，且可在減小半導體裝置的寬度或間隔時應用。
根據本發明概念之實例實施例，當多個半導體裝置按照 恆定間距安置時，若適應性地改變半導體裝置之間的間隔，則即使半導體裝置的寬度發生變化，間距亦可維持恆定。因而，可建立用於改變半導體裝置之設計而不違反設計規則的新庫。當多個半導體裝置按照恆定間距安置時，若適應性地改變半導體裝置的寬度，則即使半導體裝置的間隔發生變化，間距亦可維持恆定。因而，可建立用於改變半導體裝置之設計而不違反設計規則的新庫。
舉例而言，假設半導體裝置寬度為約20奈米，間隔為約40奈米，且間距為約60奈米。若半導體裝置的寬度變為約18奈米，約16奈米，或約14奈米，則間隔可適應性地改變為約42奈米，約44奈米，或約46奈米，同時間距恆定。如上文所述，若半導體裝置的寬度或間隔發生變化，則需要半導體裝置之新庫。在此方面，可建立指示寬度將發生變化之半導體裝置之標記層。
在另一實施例中，當多個半導體裝置未按照恆定間距安置時，若半導體裝置之間的間隔相對足夠大而不受半導體裝置之寬度約束，則即使半導體裝置之間隔的寬度發生變化，亦可建立用於改變半導體裝置之設計而不違反設計規則的新庫。
庫建立單元52可藉由將由標記層建立單元51建立之標記層應用於先前建立的現存佈局，來建立寬度發生變化之半導體裝置的新庫。先前建立的現存佈局可以是儲存於佈局資料庫54中的多個佈局中之一者。如上文所述，根據本發明概念之實例實施例，可使用藉由將標記層應用於先前建立之現存佈局而建立的新庫，而非使用在製造半導體IC的過程中基於半導體裝置之特性變 化所設計的新佈局。因此，由於不必設計新佈局，因此可顯著減少設計半導體IC所用之時間與成本。
庫驗證單元53可驗證由庫建立單元52建立之新庫是否滿足所需(或替代性地預設的)要求。具體而言，庫驗證單元53可特性化所建立之新庫。舉例而言，庫驗證單元53進行之特性化可透過在新庫至接線對照表之提取中反映變化了的寬度來執行。所述特性化可包含對時序資訊(諸如埠與埠之間信號傳輸的延遲、設置/保持時間或脈寬)、參數(諸如功耗、電晶體數目、單元格高度或寬度，或終端電容)以及技術相依的資訊值(諸如插腳電容)的提取。
佈局資料庫54可儲存圖1之佈局設計單元4所設計的佈局，且庫資料庫55可儲存庫驗證單元53所提供的庫。庫資料庫55可儲存各種單元格庫，可根據使用者之需要提供所述單元格庫中之至少一者。
可將根據使用者之需要所選擇之單元格庫提供至半導體製程模組2，可於其中執行諸如OPC的製程以形成光罩，然後可將所述光罩用於曝光製程，從而在晶圓上形成根據所選擇之單元格庫的晶圓圖案，由此實施半導體IC。
根據本發明概念之實例實施例，即使半導體裝置中的特性發生變化，亦可在不設計用於半導體裝置之新佈局的情況下，使用先前建立的現存佈局來建立半導體裝置的新庫。可將新庫提供至半導體製程模組2，且然後可在製造包含寬度發生變化之半導體裝置的半導體IC時經由與先前建立的現存佈局的比較而使用所述新庫。
圖4為根據本發明概念之實例實施例的圖2之半導體IC設計方法中的庫設計操作S50的流程圖。
參看圖4，庫設計操作可包含圖3之庫設計單元50所執行的順序操作。上文提供之庫設計單元50的詳細描述適用於參考圖4所描述之庫設計操作。
在操作S510中，判定多個半導體裝置中之至少一者的寬度、高度以及與鄰近半導體裝置的間隔中之至少一者中的變更。具體而言，可基於設計規則與設計限制中之至少一者判定至少一半導體裝置的寬度、高度或間隔中的變更。可先於圖2之庫設計操作S50執行操作S510。
在操作S520中，基於所判定之變更而建立指示寬度將發生變化之至少一半導體裝置的標記層。
在操作S530中，將所建立的標記層應用於先前建立的現存佈局以建立新庫。
在操作S540中，驗證新庫是否滿足所需(或替代性地預設的)要求。
在操作S550中，將所驗證的新庫提供至需要所述新庫的客戶。
上述庫設計方法可表示為可使用電腦上可執行之半導體IC設計程式而執行的程序，且因而，所述方法可藉由在電腦上執行庫設計程式而實施。因而，在本發明概念之實例實施例中，庫設計方法亦可體現為有形電腦可讀記錄媒體上的電腦可讀程式碼。
有形電腦可讀記錄媒體可為可儲存可隨後由電腦系統 讀取之資料的任一有形資料儲存裝置。電腦可讀記錄媒體的實例為ROM、RAM、CD-ROM、磁帶、軟碟、光學資料儲存裝置以及類似物。亦可將有形電腦可讀記錄媒體分佈於網路耦接的電腦系統上，以便可以分佈方式儲存並執行電腦可讀程式碼。
圖5為根據本發明概念之實例實施例的半導體IC 100之佈局。具體而言，圖5主要說明半導體IC 100之標準單元格的實例。
參看圖5，半導體IC 100可包含多個主動鰭110、多個虛設鰭120、多個閘電極130、多個虛設閘電極135、多個源極/汲極接點140、兩個輸入端子150、兩個源極/汲極接點155，以及一個輸出端子160。多個主動鰭110可包含第一主動鰭111至第六主動鰭116，且多個虛設鰭120可包含第一虛設鰭121至第四虛設鰭124。根據本發明概念之實例實施例，半導體IC 100可以是「反及」(NAND)閘單元格。
首先，包含多個主動鰭110以及多個虛設鰭120的多個鰭可於先前經由單個製程形成於半導體基板(未展示)上。其後，可形成包含多個閘電極130以及多個虛設閘電極135的多個閘電極以及多個源極/汲極接點140。接下來，可形成兩個輸入端子150以及輸出端子160。
彼此鄰近配置的多個主動鰭110可構成一個鰭式FET。鰭式FET的通道寬度可與構成所述鰭式FET之主動鰭的數目成比例增大，且因而流經所述鰭式FET之電流量可增大。下文更詳細地描述鰭式FET的通道寬度。
第一至第三主動鰭111、112以及113可構成PMOS電 晶體，且第四至第六主動鰭114、115以及116可構成NMOS電晶體。具體而言，兩個閘電極130以及三個源極/汲極接點140經配置於第一至第三主動鰭111、112以及113上方，以便第一至第三主動鰭111、112以及113可構成彼此並聯連接的兩個PMOS電晶體。兩個閘電極130以及三個源極/汲極接點140經配置於第四至第六主動鰭114、115以及116上方，以便第四至第六主動鰭114、115以及113可構成彼此並聯連接的兩個NMOS電晶體。然而，本發明概念之實例實施例不限制於此。
鰭式FET之突出鰭的整個表面可用作通道，以便可確保通道足夠長。此可降低(及/或防止)短通道效應，由此改良了現存MOS電晶體中之短通道效應所導致的漏電流以及面積小的問題。
根據本發明概念之實例實施例，可使用上述半導體IC設計方法來設計半導體IC 100。具體而言，可根據寬度發生變化之半導體裝置的新庫使用上述庫設計方法來設計半導體IC 100。根據本發明概念的實例實施例，可藉由基於半導體裝置之特性變化而建立用於半導體裝置的指示寬度將發生變化之半導體裝置的標記層，並將所建立的標記層應用於先前建立的現存佈局上來建立新庫。在下文中，將參考圖6至圖12描述關於基於新庫而設計半導體IC 100之本發明概念的實例實施例。
圖6為根據本發明概念之實例實施例的具有圖5之佈局的半導體裝置100a的透視圖。
圖7為沿著圖5與圖6的線VII-VII'所截得的橫截面圖。
參看圖6與圖7，半導體裝置100a可以是主體型鰭式 FET。半導體裝置100a可包含基板102、第一絕緣層104、第二絕緣層106、多個主動鰭111、112與113、多個虛設鰭121與122，以及閘電極130。
基板102可以是半導體基板。舉例而言，基板102可包含矽、絕緣體上矽(silicon-on-insulator；SOI)、藍寶石上矽(silicon-on-sapphire；SOS)、鍺、矽鍺，以及砷化鎵中之至少一者。
多個主動鰭111、112與113，以及多個虛設鰭121與122可經配置以連接至基板102。根據本發明概念之實例實施例，多個主動鰭111、112與113的相對於基板102垂直之突出部分可以是摻雜了n+或p+的主動區，且多個虛設鰭121與122的相對於基板102垂直之突出部分可以是無摻雜的區域。或者，根據本發明概念之實例實施例，多個主動鰭111、112與113以及多個虛設鰭121與122可以全部是摻雜了n+或p+的主動區。
多個主動鰭111、112與113可各自具有第一寬度Wfin1以及第一高度Hfin1，且因而各自之通道寬度可為(Hfin1*2+Wfin1)。第一高度Hfin1指示自第二絕緣層106之上表面至主動鰭111、112與113中之每一者的上表面的高度。當數目為N的主動鰭構成一個鰭式FET時，所述鰭式FET的通道寬度可為(Hfin1*2+Wfin1)* N。根據本發明概念之實例實施例，第一至第三主動鰭111、112與113可構成一個鰭式FET，且所述鰭式FET的通道寬度可為(Hfin1*2+Wfin1)* 3。
第一絕緣層104與第二絕緣層106可包含絕緣材料，例如，所述絕緣材料可包含氧化物層、氮化物層，以及氮氧化物層中之一者。第一絕緣層104可安置於多個主動鰭111、112與113 以及多個虛設鰭121與122上。第一絕緣層104可安置於多個主動鰭111、112以及113與閘電極130之間，且因而可用作閘極絕緣層。第二絕緣層106可安置於多個主動鰭111、112與113與多個虛設鰭121與122之間的間隔中，從而具有預定高度。第二絕緣層106可安置於多個主動鰭111、112與113以及多個虛設鰭121與122之間，且因而可用作裝置隔離層。
閘電極130可經配置於第一絕緣層104與第二絕緣層106上，從而具有圍繞多個主動鰭111、112與113以及多個虛設鰭121與122的結構，亦即，將多個主動鰭111、112與113以及多個虛設鰭121與122包含於閘電極130中的結構。閘電極130可包含諸如鎢(W)與鉭(Ta)之金屬材料、其氮化物、其矽化物，以及經摻雜的多晶矽中之至少一者，且可使用沈積製程而形成。
圖8為根據本發明概念之實例實施例的具有圖5之佈局的半導體裝置200b的透視圖。
圖9為沿著圖5與圖8的線IX-IX'所截得的橫截面圖。
參看圖8與圖9，半導體裝置100b可以是SOI型鰭式FET。半導體裝置100b可包含基板102、第一絕緣層104'、第二絕緣層106'、多個主動鰭111'、112'與113'、多個虛設鰭121'與122'，以及閘電極130。根據本發明概念之實例實施例的半導體裝置100b是根據本發明概念之實例實施例的圖6與圖7的半導體裝置100a的修改實例，且因而對半導體裝置100b的描述將著重於與半導體裝置100a的區別，而不提供其重複的詳細描述。
第一絕緣層104'可經配置於基板102上。第二絕緣層 106'可安置於多個主動鰭111'、112'以及113'與閘電極130之間，且因而可用作閘極絕緣層。
多個主動鰭111'、112'與113'，以及多個虛設鰭121'與122'可包含半導體材料，例如矽或經摻雜的矽。多個主動鰭111'、112'與113'可各自具有第一寬度Wfin1以及第一高度Hfin1，且因而各自之通道寬度可為(Hfin1*2+Wfin1)。第一高度Hfin1指示自第一絕緣層104'之上表面至主動鰭111'、112'與113'中之每一者的上表面的高度。當數目為N的主動鰭構成一個鰭式FET時，所述鰭式FET的通道寬度可為(Hfin1*2+Wfin1)* N。根據本發明概念之實例實施例，第一至第三主動鰭111'、112'與113'可構成一個鰭式FET，所述鰭式FET的通道寬度可為(Hfin1*2+Wfin1)* 3。
閘電極130可經配置於第二絕緣層106'上，從而具有圍繞多個主動鰭111'、112'與113'、多個虛設鰭121'與122'以及第二絕緣層106'的結構，亦即，將多個主動鰭111'、112'與113'以及多個虛設鰭121'與122'包含於閘電極130中的結構。
圖10為圖5中之區域A之佈局。
參看圖10，區域A包含第一至第三主動鰭111、112與113，以及閘電極130。為便於說明，圖10中排除了圖5之區域A中的源極/汲極接點140、兩個輸入端子150以及輸出端子160。在作為二維佈局的圖10中，未呈現第一至第三主動鰭111、112與113之高度資訊。
在根據本發明概念之實例實施例的半導體IC設計方法中，當第一至第三主動鰭111、112與113被判定為寬度各自增大 了約10%時，可建立指示第一至第三主動鰭111、112與113的標記層，且然後將所述標記層應用於先前建立的現存佈局，由此建立通道寬度發生變化之半導體裝置的新庫。
圖11說明根據本發明概念之實例實施例的應用於圖10之佈局的標記層ML。
參看圖11，當第一至第三主動鰭111、112與113被判定為寬度增大了約10%時，可建立指示第一至第三主動鰭111、112與113的標記層ML。可建立標記層ML以對應於第一至第三主動鰭111、112與113中之每一者。根據本發明概念之實例實施例，所述標記層ML亦可稱為註解層。
舉例而言，假設第一寬度Wfin1為約10奈米，且第一高度Hfin1為約20奈米，第一至第三主動鰭111、112與113的通道寬度可各自為約10奈米(=20*2+10)，且鰭式FET的通道寬度可為約150奈米(=50*3)。當第一至第三主動鰭111、112與113的通道寬度各自增大了約10%時，第一至第三主動鰭111、112與113中之每一者的通道寬度需要增大約5奈米。
為此，可建立如圖11所說明的指示通道寬度將發生變化之第一至第三主動鰭111、112與113的標記層ML，而非設計新佈局。根據本發明概念之實例實施例，可建立標記層ML以對應於第一至第三主動鰭111、112與113中之每一者。儘管未進行說明，但是根據本發明概念之實例實施例，可建立指示包含第一至第三主動鰭111、112與113之單元格的標記層ML。
圖12為根據本發明概念之實例實施例的寬度基於使用圖11的標記層所建立之新庫而發生改變的半導體裝置的佈局。
參看圖12，可藉由將圖11之標記層ML應用於先前建立之現存佈局來建立新的第一至第三主動鰭111a、112a與113a的新庫，所述新的第一至第三主動鰭中之每一者的通道寬度增大約10%。因此，第一至第三新主動鰭111a、112a與113a可各自具有新的第一寬度Wfin1'。舉例而言，新的第一寬度Wfin1'可為約15奈米，且包含新的第一至第三主動鰭111a、112a與113a之新的鰭式FET的通道寬度可為約165奈米。
根據本發明概念之實例實施例，即使半導體裝置中發生特性變化，亦可在不設計用於半導體裝置之新佈局的情況下，藉由將標記層應用於先前建立的現存佈局來建立半導體裝置的新庫並將其提供至使用者。使用者可基於新庫執行諸如OPC之製程以形成光罩，然後可將所述光罩用於曝光製程中，從而在晶圓上形成根據所述新庫的晶圓圖案，由此實施如圖12所說明的半導體IC。
雖然圖5至圖11說明將標記層ML應用於具有矩形鰭111至113之半導體IC的佈局以便指示矩形鰭111至113的寬度變化的狀況，且圖12說明寬度基於使用圖11的標記層ML所建立之新庫而發生變化之半導體裝置的佈局，但本發明概念的實例實施例不限制於此。
舉例而言，根據本發明概念之實例實施例，主動鰭(111至113、111'至113')及/或虛設鰭(121至122、121'至121')可具有圓形頂而非矩形頂，且圖6至圖9中的絕緣層104或106'可保形地覆蓋主動鰭及/或虛設鰭之圓形頂，除此之外，半導體IC的佈局可類似於圖6至圖9所示的半導體裝置100a與100b。以引用的 方式併入本文中之KR10-2008-0073392的圖3中說明了具有圓形頂部分之鰭式結構的非限制實例。
另外，在主動鰭及/或虛設鰭具有圓形頂部分的狀況下，可改為將應用於圖11中之標記層ML用以指示主動鰭及/或虛設鰭之圓形頂部分的半徑變化。另外，類似於圖12，可產生半導體裝置的佈局，在該佈局中基於使用標記層所建立之新庫而改變在主動鰭及/或虛設鰭中之圓形頂部分的半徑。
圖13為根據本發明概念之實例實施例的半導體IC 200之佈局。具體而言，主要圖示了半導體IC 200之標準單元格的實例。
參看圖13，半導體IC 200可包含多個主動鰭210、多個虛設鰭220、多個閘電極230、多個虛設閘電極235、多個源極/汲極接點240、兩個輸入端子250、兩個源極/汲極接點255，以及輸出端子260。多個主動鰭210可包含第一主動鰭211至第六主動鰭216，且多個虛設鰭220可包含第一虛設鰭221至第四虛設鰭224。
首先，包含多個主動鰭210以及多個虛設鰭220的多個鰭可於先前經由單個製程形成於半導體基板(未展示)上。其後，可形成包含多個閘電極230以及多個虛設閘電極235的多個閘電極以及多個源極/汲極接點240。接下來，可形成兩個輸入端子250以及輸出端子260。
根據本發明概念之實例實施例，一個主動鰭210可構成單個鰭式FET，或多個主動鰭210可構成一個鰭式FET。因而，彼此鄰近配置之多個主動鰭210可各自構成不同的鰭式FET。在 本實施例中，第一至第三主動鰭211、212以及213可構成PMOS電晶體，且第四至第六主動鰭214、215以及216可構成NMOS電晶體。第三主動鰭213與第四主動鰭214可各自構成單個鰭式電晶體。然而，本發明概念不限制於此。
根據本發明概念之實例實施例，可使用上述半導體IC設計方法來設計半導體IC 200。具體而言，可根據寬度發生變化之半導體裝置的新庫使用上述庫設計方法來設計半導體IC 200。根據本發明概念的實例實施例，可藉由基於半導體裝置之特性變化而建立用於半導體裝置的指示寬度將發生變化之半導體裝置的標記層，並將所建立的標記層應用於先前建立的現存佈局上來建立新庫。在下文中，將參考圖14至圖20描述基於新庫而設計半導體IC 200之實施例。
圖14為根據本發明概念之實例實施例的具有圖13之佈局的半導體裝置200a的透視圖。
圖15為沿著圖13與圖14的線XV-XV'所截得的橫截面圖。
參看圖14與圖15，半導體裝置200a可以是主體型鰭式FET。半導體裝置200a可包含基板202、第一絕緣層204、第二絕緣層206、第三主動鰭213、多個虛設鰭221與222，以及閘電極230。根據本發明概念之實例實施例，半導體裝置200a之一個第三主動鰭213可構成一個鰭式FET。
基板202可為例如包含矽、絕緣體上矽(SOI)、藍寶石上矽(SOS)、鍺、矽鍺，以及砷化鎵中之一者的半導體基板。然而，本發明概念之實例實施例不限制於此。
第三主動鰭213以及多個虛設鰭221與222可經配置以連接至基板202。根據本發明概念之實例實施例，第三主動鰭213的相對於基板202垂直之突出部分可以是摻雜了n+或p+的主動區，且多個虛設鰭221與222的相對於基板202垂直之突出部分可以是無摻雜的區域。或者，第三主動鰭213以及多個虛設鰭221與222可全部為摻雜了n+或p+的主動區。
第三主動鰭213可具有第二寬度Wfin2以及第二高度Hfin2，且因而通道寬度可各自為(Hfin2*2+Wfin2)。第二高度Hfin2指示自第二絕緣層206之上表面至第三主動鰭213之上表面的高度。根據本發明概念之實例實施例，第三主動鰭213構成單個鰭式FET，且所述鰭式FET的通道寬度可為(Hfin2*2+Wfin2)。
第一絕緣層204與第二絕緣層206可包含絕緣材料，例如，所述絕緣材料可包含氧化物層、氮化物層，以及氮氧化物層中之一者。第一絕緣層204可安置於第三主動鰭213以及多個虛設鰭221與222上。第一絕緣層204可安置於第三主動鰭213與閘電極230之間，且因而可用作閘極絕緣層。第二絕緣層206可安置於第三主動鰭213與多個虛設鰭221與222之間的間隔中，從而具有預定高度。第二絕緣層206可安置於多個第三主動鰭213以及多個虛設鰭221與222之間，且因而可用作裝置隔離層。
閘電極230可經配置於第三主動鰭以及對應於所述第三主動鰭的第一絕緣層204上，從而具有圍繞第三主動鰭213以及第一絕緣層204的結構，亦即，將第三主動鰭213包含於閘電極230中的結構。閘電極230可包含諸如鎢(W)與鉭(Ta)之金屬材料、其氮化物、其矽化物，以及經摻雜的多晶矽中之至少一者， 且可使用沈積製程而形成。
圖16為根據本發明概念之實例實施例的具有圖13之佈局的半導體裝置200b的透視圖。
圖17為沿著圖13與圖16的線XVII-XVII'所截得的橫截面圖。
參看圖16與圖17，半導體裝置200b可以是SOI型鰭式FET。半導體裝置200b可包含基板202、第一絕緣層204'、第二絕緣層206'、第三主動鰭213'、多個虛設鰭211'與212'、以及閘電極230。本實施例中的半導體裝置200b是圖14與圖15之半導體裝置200a的修改實例，且因而本實施例的描述將著重於與半導體裝置200a的差別，並省略其重複的詳細描述。
第二絕緣層206'可安置於第三主動鰭213'與閘電極230之間，且因而可用作閘極絕緣層。
第三主動鰭213'以及多個虛設鰭221'與222'可包含半導體材料，例如矽或經摻雜的矽。第三主動鰭213'可具有第二寬度Wfin2以及第二高度Hfin2，且因而通道寬度可為(Hfin2*2+Wfin2)。第二高度Hfin2指示自第一絕緣層204'之上表面至第三主動鰭213'之上表面的高度。
閘電極230可經配置於第三主動鰭213'以及對應於所述第三主動鰭的第二絕緣層206上，從而具有圍繞第三主動鰭213'以及第二絕緣層206'的結構，亦即，將第三主動鰭213'包含於閘電極230中的結構。
圖18為圖13中之區域B之佈局。參看圖18，區域B包含第一至第三主動鰭211、212與213，以及多個閘電極230。 為便於說明，圖18中排除了圖13之區域B中的源極/汲極接點240、兩個輸入端子250以及輸出端子260。在作為二維佈局的圖18中，未呈現第一至第三主動鰭211、212與213之高度資訊。
在根據本發明概念之實例實施例的半導體IC設計方法中，當第一至第三主動鰭211、212與213被判定為寬度各自增大了約10%時，可建立指示第一至第三主動鰭211、212與213的標記層，且然後將所述標記層應用於先前建立的現存佈局，由此建立通道寬度發生變化之半導體裝置的新庫。
圖19說明根據本發明概念之實例實施例的應用於圖18之佈局的標記層ML。
參看圖19，當第一至第三主動鰭211、212與213被判定為寬度增大了約10%時，可建立指示第一至第三主動鰭211、212與213的標記層ML。可建立標記層ML以對應於第一至第三主動鰭211、212與213中之每一者。根據本發明概念之實例實施例，所述標記層ML亦可稱為註解層。
舉例而言，假設第二寬度Wfin2為約10奈米，且第二第一高度Hfin2為約20奈米，第一至第三主動鰭211、212與213的通道寬度可各自為約50奈米(=20*2+10)，且鰭式FET的通道寬度可各自為約50奈米。當第一至第三主動鰭211、212與213的通道寬度各自增大了約10%時，第一至第三主動鰭211、212與213中之每一者的通道寬度需要增大約5奈米。
為此，可建立如圖19所說明的指示通道寬度將發生變化之第一至第三主動鰭211、212與213的標記層ML，而非設計新佈局。根據本發明概念之實例實施例，可建立標記層ML以對 應於第一至第三主動鰭211、212與213中之每一者。儘管未進行說明，但是在另一實施例中，可僅建立一個指示包含第一至第三主動鰭211、212與213之單元格的標記層ML。
圖20為根據本發明概念之實例實施例的寬度基於使用圖19的標記層ML所建立之新庫而發生改變的半導體裝置的佈局。
參看圖20，可藉由將圖19之標記層ML應用於先前建立之現存佈局來建立新的第一至第三主動鰭211a、212a與213a的新庫，其中所述新的第一至第三主動鰭中之每一者的通道寬度增大約10%。因此，第一至第三新主動鰭211a、212a與213a可各自具有新的第二寬度Wfin2'。舉例而言，新的第二寬度Wfin2'可為約15奈米，且包含新的第一至第三主動鰭211a、212a與213a之新鰭式FET的通道寬度可為約55奈米。
根據本發明概念之實例實施例，即使半導體裝置中的特性發生變化，亦可在不設計用於半導體裝置之新佈局的情況下，藉由將標記層應用於先前建立的現存佈局來建立半導體裝置的新庫並將其提供至使用者。使用者可基於新庫執行諸如OPC之製程以形成光罩，然後可將所述光罩用於曝光製程中，從而在晶圓上形成根據所述新庫的晶圓圖案，由此實施如圖20所說明的半導體IC。
圖21為根據本發明概念的實例實施例的電流相對於半導體IC之半導體裝置之寬度的曲線圖。
參看圖21，X軸表示通道寬度W，且Y軸表示電流量IDS。L指示通道長度，且具體而言，L1指示通道長度為約1，且 L0.4指示通道長度為約0.4。通道寬度W、電流量IDS以及通道長度L表示為相對值。當半導體裝置為MOS電晶體時，如圖21中所示，流經MOS電晶體之電流量可與通道寬度W成比例地線性增大，且可與通道長度L的倒數成比例地增大。流經MOS電晶體之電流量可使用方程式1與方程式2進行表示。
[方程式1]i=1/2(μn．Cox)(W/L)(vGS-Vt)2
[方程式2]i=1/2(μn．Cox)(W/L)[(vGS-Vt)vDS-1/2vDS2]
其中i指示在MOS電晶體中流動之電流量，且具體而言，[方程式1]表示MOS電晶體中在飽和區中流動的電流量，且[方程式2]表示MOS電晶體中在三極體區中流動的電流量，vGS指示閘極-源極電壓，vDS指示汲極-源極電壓，且Vt指示臨限電壓。Cox指示每單位閘極面積的電容，且μn．Cox是根據製造技術而判定之製程轉導參數。
根據本發明概念的實例實施例，半導體IC設計方法可基於半導體裝置之特性(例如，半導體裝置的電特性或熱特性)變化而建立寬度、高度以及與鄰近半導體裝置之間的間隔中之至少一者發生變化之半導體裝置的新庫。基於電流量相對於電晶體之通道寬度以及通道長度的變化，如圖21所示，可根據使用者的需要及/或所需準則而改變所述電晶體之通道寬度以及通道長度。在此方面，可建立指示長度將發生變化之電晶體的標記層，且然後將其應用於現存層，以便可迅速建立新庫。
圖22為根據本發明概念的實例實施例的臨限電壓相對 於半導體IC之半導體裝置之寬度的曲線圖。
參看圖22，X軸表示半導體裝置之通道寬度，例如鰭式FET的通道寬度W，且Y軸表示半導體裝置之臨限電壓(Vth)，例如鰭式FET的臨限電壓Vth。X軸與Y軸分別表示通道寬度W與臨限電壓Vth之正規化值(normalized value)。在下文中會描述將鰭式FET用作半導體裝置之本發明概念的實例實施例。
一般而言，可使用界定主動區以具有不同的雜質摻雜濃度來製造具有不同的臨限電壓的多個電晶體。然而，僅界定具有不同雜質摻雜濃度的主動區不足以製造具有不同的臨限電壓的多個鰭式FET。為了製造具有不同的臨限電壓的多個鰭式FET，需要不同地設定所述多個鰭式FET的通道寬度。
如圖22中所示，鰭式FET的通道寬度Wfin變得越大，臨限電壓Vth變得越高。臨限電壓Vth的增大可能導致鰭式FET效能降級，但可減少漏電流。臨限電壓Vth的降低可能增加鰭式FET的漏電流，但可改良鰭式FET的效能。因此，可根據使用者的需要及/或所需準則，適當地調整鰭式FET的臨限電壓Vth。為此，可能需要適當地改變鰭式FET的通道寬度。
假設在先前建立的現存佈局中鰭式FET的主動鰭寬度設定為約12，為了降低鰭式電晶體之臨限電壓Vth，可判定將鰭式FET之主動鰭寬度改變例如約-4。可建立指示寬度將發生變化之主動鰭的標記層，且然後可將其應用於先前建立的現存佈局以建立寬度改變了約-4之主動鰭的新庫。
假設在先前建立的現存佈局中鰭式FET的主動鰭寬度設定為約12，為了提高鰭式FET之臨限電壓Vth，可判定將鰭式 FET之主動鰭寬度改變例如約+4。可建立指示寬度將發生變化之主動鰭的標記層，且然後可將其應用於先前建立的現存佈局以建立寬度改變了約+4之主動鰭的新庫。
在下文中，將參考圖23至圖27描述一種設計具有多個臨限電壓之鰭式FET的方法，以及使用所述方法所製造的鰭式FET。
圖23為根據本發明概念之實例實施例的半導體IC 300之佈局。
參看圖23，半導體IC 300可包含彼此鄰近配置的第一至第三單元格CELL1、CELL2，以及CELL3。第一至第三單元格CELL1、CELL2，以及CELL3可包含多個鄰近主動鰭310，所述多個鄰近主動鰭可各自具有第三寬度Wfin3。第一至第三單元格CELL1、CELL2，以及CELL3可具有相同的臨限電壓。為便於說明，圖23中排除了閘電極以及源極/汲極接點。在作為二維佈局的圖23中，未呈現第一至第三單元格CELL1、CELL2，以及CELL3中的多個主動鰭310之高度資訊。
根據本發明概念之實例實施例，在半導體IC設計方法中，當判定將自第一至第三單元格CELL1、CELL2，以及CELL3中所選擇之第二單元格CELL2的臨限電壓改變至所需(及/或替代性地預定的)位準時，可基於圖22的曲線圖改變第二單元格CELL2中的主動鰭310的寬度。具體而言，可建立指示第二單元格CELL2中之主動鰭310的標記層，且然後將其應用於先前建立的現存佈局以建立第二單元格CELL2中的寬度發生變化之主動鰭310的新庫。
根據本發明概念之實例實施例，可使用上述半導體IC設計方法來設計半導體IC 300。具體而言，可根據寬度發生變化之半導體裝置的新庫使用上述庫設計方法來設計半導體IC 300。根據本發明概念的實例實施例，可藉由基於半導體裝置之特性變化而建立用於半導體裝置的指示寬度將發生變化之半導體裝置的標記層，並將所建立的標記層應用於先前建立的現存佈局上來建立新庫。在下文中，將參考圖23至圖27描述基於新庫而設計半導體IC 300之實施例。
圖24說明根據本發明概念之實例實施例的在將標記層ML1應用於圖23之佈局之後的半導體裝置300a的佈局。
參看圖24，當基於第一單元格CELL1、第二單元格CELL2以及第三單元格CELL3的不同的臨限電壓而判定改變第二單元格CELL2中之主動鰭310的寬度時，可建立指示第二單元格CELL2之多個主動鰭310的第一標記層ML1。可建立第一標記層ML1以對應於多個主動鰭310中之每一者。根據本發明概念之實例實施例，第一標記層ML1亦可稱為註解層。
舉例而言，第三寬度Wfin3可為約12奈米。為了提高第二單元格CELL2的臨限電壓，可判定將第二單元格CELL2中的每一主動層310的寬度增大約+4。為此，可建立如圖24所說明的指示第二單元格CELL2的寬度將發生變化之多個主動鰭310的第一標記層ML1，而非設計新佈局。
圖25說明根據本發明概念之實例實施例的在將標記層ML2應用於圖23之佈局之後的半導體裝置300b的佈局。
參看圖25，當基於第一單元格CELL1、第二單元格 CELL2以及第三單元格CELL3的不同的臨限電壓而判定改變第二單元格CELL2中之主動鰭310的寬度時，可建立指示第二單元格CELL2之多個主動鰭310的第二標記層ML2。可建立第二標記層ML2以對應於包含多個主動鰭310之第二單元格CELL2。第二標記層ML2可標記在第二單元格CELL2之單元格邊界處。根據本發明概念之實例實施例，第二標記層ML2亦可稱為註解層。
舉例而言，第三寬度Wfin3可為約12奈米。為了提高第二單元格CELL2的臨限電壓，可判定將第二單元格CELL2中的每一主動層310的寬度增大約+4。為此，可建立如圖25所說明的指示第二單元格CELL2的寬度將發生變化之多個主動鰭310的第二標記層ML12，而非設計新佈局。
圖26說明根據本發明概念之實例實施例的在將標記層ML1與ML2應用於圖23之佈局之後的半導體裝置300c的佈局。
參看圖26，當基於第一單元格CELL1、第二單元格CELL2以及第三單元格CELL3的不同的臨限電壓而判定改變第二單元格CELL2中之主動鰭310的寬度時，可建立指示第二單元格CELL2之多個主動鰭310的第一標記層ML1以及第二標記層ML2。可建立第一標記層ML1以對應於多個主動鰭310中之每一者。可建立第二單元格ML2以對應於包含多個主動鰭310之第二單元格CELL2。第二標記層ML2可標記在第二單元格CELL2之單元格邊界處。根據本發明概念之實例實施例，第一標記層ML1以及第二標記層ML2亦可稱為註解層。
舉例而言，第三寬度Wfin3可為約12奈米。為了提高第二單元格CELL2的臨限電壓，可判定將第二單元格CELL2中 的每一主動層310的寬度增大約+4。為此，可建立如圖26所說明的指示寬度將發生變化之第二單元格CELL2的多個主動鰭310的第一標記層ML1以及第二標記層ML2，而非設計新佈局。
圖27為根據本發明概念之實例實施例的寬度基於使用圖24至圖26的標記層中之一者所建立之新庫而發生改變的半導體裝置300d的佈局。
參看圖27，可藉由將圖24至圖26的標記層中之一者應用於先前建立的現存佈局，來建立寬度增大了約+4之第二單元格CELL2的新主動鰭310a的新庫。因此，新主動鰭310a可各自具有新的第三寬度Wfin3'。
根據本發明概念之實例實施例，可建立用於將第二單元格CELL2之主動鰭310全部變為新主動鰭310a的新庫。或者，可建立用於將第二單元格CELL2中的主動鰭310中之至少一者變為新主動鰭310a之新庫。或者，可建立用於將第一單元格CELL1、第二單元格CELL2以及第三單元格CELL3中之至少一者中的主動鰭310中之至少一者變為新主動鰭310a的新庫。
根據本發明概念之實例實施例，即使半導體裝置中的特性發生變化，亦可在不設計用於半導體裝置之新佈局的情況下，藉由將標記層應用於先前建立的現存佈局來建立半導體裝置的新庫並將其提供至使用者。使用者可基於新庫執行諸如OPC之製程以形成光罩，然後可將所述光罩用於曝光製程中，從而在晶圓上形成根據所述新庫的晶圓圖案，由此實施如圖27所說明的半導體IC。
圖28為根據本發明概念之實例實施例的半導體IC 400 之佈局。具體而言，圖28主要說明半導體IC 400之標準單元格的實例。
參看圖28，半導體IC 400可包含第一主動區410以及第二主動區420、多個閘電極430、多個虛設閘電極435、多個源極/汲極接點440、兩個輸入端子450、兩個源極/汲極接點455，以及輸出端子460。根據本發明概念之實例實施例，半導體IC 400可包含平面電晶體。
首先可在先前經由單個製程將第一主動區410以及第二主動區420形成於半導體基板(未展示)上。其後，可形成包含多個閘電極430以及多個虛設閘電極435的多個閘電極以及多個源極/汲極接點440。接下來，可形成兩個輸入端子450以及輸出端子460。
第一主動區410以及第二主動區420可具有可根據設計而適應性地且連續地發生變化之第四寬度Wplas。多個閘電極430以及多個源極/汲極接點440安置於第一主動區410上方，以便例如可形成並聯連接之兩個PMOS電晶體。多個閘電極430以及多個源極/汲極接點440安置於第二主動區420上方，以便例如可形成並聯連接之兩個NMOS電晶體。然而，本發明概念不限制於此。
根據本發明概念之實例實施例，可使用上述半導體IC設計方法來設計半導體IC 400。具體而言，可根據寬度發生變化之半導體裝置的新庫使用上述庫設計方法來設計半導體IC 400。根據本發明概念的實例實施例，可藉由基於半導體裝置之特性變化而建立用於半導體裝置的指示寬度將發生變化之半導體裝置的標記層，並將所建立的標記層應用於先前建立的現存佈局上來建 立新庫。在下文中，將參考圖29至圖34描述基於新庫而設計半導體IC 400之實施例。
圖29為根據本發明概念之實例實施例的具有圖28之佈局的半導體裝置400a的透視圖。
圖30為沿著圖28的線XXX-XXX'所截得的橫截面圖。
圖31為沿著圖28的線XXXI-XXXI'所截得的橫截面圖。
參看圖29至圖31，半導體裝置400a可包含基板402、絕緣層404，以及多個閘電極430。根據本發明概念之實例實施例，半導體裝置400a可以是平面電晶體。
基板402可為例如包含矽、絕緣體上矽(SOI)、藍寶石上矽(SOS)、鍺、矽鍺，以及砷化鎵中之一者的半導體基板。
第一主動區410可經配置以與基板402連接。根據本發明概念之實例實施例，第一主動區410可以是基板402之上部區域中的摻雜了n+或p+的主動區。第一主動區410可具有可根據設計而適應性地且連續地發生變化之第四寬度Wplas。舉例而言，第一主動區410可具有第四寬度Wpla，所述第四寬度可在自約60奈米至約169奈米之範圍中以1奈米為單位變化。
絕緣層404可包含絕緣材料，例如，所述絕緣材料可包含氧化物層、氮化物層，以及氮氧化物層中之一者。絕緣層404可經配置於第一主動區410上。絕緣層404可安置於第一主動區410與閘電極430之間，且因而可用作閘極絕緣層。
多個閘電極430可經配置於絕緣層404上，並位於源極區域S與汲極區域D之間。因而，可實施平面電晶體。多個閘電極430可包含諸如鎢(W)與鉭(Ta)之金屬材料、其氮化物、 其矽化物，以及經摻雜的多晶矽中之至少一者，且可使用沈積製程而形成。
圖32為圖28中之區域C之佈局。
參看圖32，區域C包含第一主動區410以及閘電極430。為便於說明，圖32中排除了圖28之區域C中的源極/汲極接點440、兩個輸入端子450以及輸出端子460。
在根據本發明概念之實例實施例的半導體IC設計方法中，當第一主動區410被判定為寬度增大了約10%時，可建立指示第一主動區410的標記層，且然後將所述標記層應用於先前建立的現存佈局，由此建立通道寬度發生變化之半導體裝置的新庫。
圖33說明根據本發明概念之實例實施例的應用於圖32之佈局的標記層ML。
參看圖33，當第一主動區410被判定為寬度增大了約10%時，可建立指示第一主動區410的標記層ML。可建立標記層ML以對應於第一主動區410。根據本發明概念之實例實施例，所述標記層ML亦可稱為註解層。
舉例而言，當第一主動區410的第四寬度Wpla為約60奈米時，平面電晶體的通道寬度可為約60奈米。
當第一主動區410被判定為寬度增大了約10%時，第一主動區410之寬度可能需要增大約6奈米。
為此，可建立如圖33所說明的指示寬度將發生變化之第一主動區410的標記層ML，而非設計新佈局。根據本發明概念之實例實施例，可建立標記層ML以對應於第一主動區410。儘管未進行說明，但是在另一實施例中，可建立用於包含主動區410 之單元格的標記層ML。
圖34為根據本發明概念之實例實施例的寬度基於使用圖33的標記層ML所建立之新庫而發生改變的半導體裝置的佈局。
參看圖34，可藉由將圖33之標記層ML應用於先前建立之現存佈局來建立新的第一主動區410a的新庫，其中所述新的第一主動區的寬度增大約10%。因此，新的第一主動區410a的寬度可變為新的第四寬度Wpla'。舉例而言，新的第四寬度Wpla'可為約66奈米，且形成於新的第四主動區410a中之平面電晶體的通道寬度可各自為約66奈米。
根據本發明概念之實例實施例，即使半導體裝置中的特性發生變化，亦可在不設計用於半導體裝置之新佈局的情況下，藉由將標記層應用於先前建立的現存佈局來建立半導體裝置的新庫並將其提供至使用者。使用者可基於新庫執行諸如OPC之製程以形成光罩，然後可將所述光罩用於曝光製程中，從而在晶圓上形成根據所述新庫的晶圓圖案，由此實施如圖34所說明的半導體IC。
圖35為包含根據本發明概念之實例實施例的半導體IC之記憶卡1000的示意圖。
記憶卡1000可包含控制器1100以及記憶體1200，其可相互交換電信號。舉例而言，當控制器1100將命令傳輸至記憶體1200時，記憶體1200可將資料傳輸至控制器1100。
控制器1100以及記憶體1200可包含根據本發明概念之實例實施例的半導體IC。舉例而言，控制器1100以及記憶體1200 中的多個半導體裝置中之至少一者的寬度可基於使用標記層的新庫而進行改變，其中所述標記層是基於半導體裝置中之至少一者的特性變化而建立。控制器110以及記憶體1200可包含根據上述本發明概念之實例實施例的半導體裝置，例如電晶體。
記憶卡1000可包含各種記憶卡中之任一者，例如，記憶體晶片組卡(memory stick card)、智慧媒體(smart media；SM)卡、安全數位(secure digital；SD)卡、迷你SD卡，以及多媒體卡(multimedia card；MMC)。然而，本發明概念之實例實施例不限制於此。
圖36為包含根據本發明概念之實例實施例的半導體IC之計算系統2000的示意圖。
參看圖36，計算系統2000可包含處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400，以及輸入/輸出(input/output；I/O)單元2500。儘管圖36中未進行說明，但是計算系統2000可更包含用於與視訊卡、音效卡、記憶卡，或USB通信或與其他電子裝置通信的埠。
計算系統2000中的處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400、I/O單元2500可包含根據本發明概念之實施例的半導體IC。具體而言，處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400、以及I/O單元2500中的多個半導體裝置中之至少一者的寬度可基於使用標記層的新庫而發生變化，其中所述標記層是基於半導體裝置中之至少一者的特性變化而建立。計算系統2000中的處理器2100、記憶體裝置2200、儲存裝置2300、電源供應器2400以及I/O單元2500可包 含根據上述本發明概念之實例實施例的半導體裝置，例如電晶體。
處理器2100可執行特定的計算或任務。處理器2100可為微處理器、中央處理單元(central processing unit；CPU)，或類似物。處理器2100可經由匯流排2600(例如位址匯流排、控制匯流排以及資料匯流排)與記憶體裝置2200、儲存裝置2300，以及I/O單元2500通信。根據本發明概念之實例實施例，處理器2100可與諸如周邊組件互連(peripheral component interconnection；PCI)匯流排之擴展匯流排連接。
記憶體裝置2200可儲存用於計算系統2000之操作的資料。舉例而言，記憶體裝置2200可實施為DRAM、行動DRAM、SRAM、PRAM、FRAM、RRAM及/或MRAM。儲存裝置2300可包含，例如固態磁碟機、硬碟機，或CD-ROM。
I/O單元2500可包含諸如鍵盤、小鍵盤、或滑鼠之輸入單元，以及諸如印表機或顯示器之輸出單元。電源供應器2400可向計算系統2000供應操作電壓。
根據本發明概念之實例實施例的半導體IC可實施為各種封裝形式中之任一者。舉例而言，半導體IC晶片之至少一些元件可使用封裝進行安裝，例如堆疊式封裝(Package on Package；PoP)、球狀柵格陣列(Ball grid arrays；BGA)、晶片尺寸封裝(Chip scale packages；CSP)、有引腳的塑膠晶片載體(Plastic Leaded Chip Carrier；PLCC)、塑膠雙列直插式封裝(Plastic Dual In-Line Package；PDIP)、窩伏爾組件中晶粒、晶圓形式之晶粒、板上晶片直接封裝(Chip On Board；COB)、陶瓷雙列直插式封裝(Ceramic Dual In-Line Package；CERDIP)、塑膠公制方塊扁平裝配(Plastic Metric Quad Flat Pack；MQFP)、薄型方塊扁平裝配(Thin Quad Flatpack；TQFP)、小外形積體電路(Small Outline Integrated Circuit；SOIC)、收縮型小外形封裝(Shrink Small Outline Package；SSOP)、薄型小外形封裝(Thin Small Outline Package；TSOP)、薄型四方扁平裝配(Thin Quad Flatpack；TQFP)、系統級封裝(System In Package；SIP)、多晶片封裝(Multi Chip Package；MCP)、晶圓級製造封裝(Wafer-level Fabricated Package；WFP)，以及晶圓級處理堆疊封裝(Wafer-Level Processed Stack Package；WSP)。
在根據本發明概念之實例實施例的半導體IC設計方法中，可基於半導體裝置之特性變化而建立指示寬度、高度以及與鄰近半導體裝置的間隔中之至少一者將發生變化之半導體裝置的標記層，且可將所述標記層應用於先前建立的佈局，以建立寬度、高度以及與鄰近半導體裝置的間隔中之至少一者發生變化的半導體裝置的新庫。因此，即使半導體裝置之特性發生變化，亦不必建立新佈局，使得可減少設計半導體IC電路時所耗費的時間與成本。
此外，各種基於半導體裝置之特性變化的庫之迅速發展以及將所述庫提供至使用者可為使用者帶來更多便利。所述各種庫可儲存大量的各種各樣的單元格，使得半導體IC之設計可變得更具靈活性，更有可能實現最佳設計。
雖然已特定地展示並描述了一些實例實施例，但一般熟習此項技術者應理解，在不脫離申請專利範圍之精神與範疇的情況下，可於本文中在形式以及細節上做出變更。
S510‧‧‧操作
S520‧‧‧操作
S530‧‧‧操作
S540‧‧‧操作
S550‧‧‧操作

Claims (30)

  1. 一種半導體積體電路的設計方法，包括：建立標記層，所述標記層指示多個半導體裝置中寬度、高度以及與所述多個半導體裝置中的鄰近半導體裝置的間隔中之至少一者將發生變化的至少一半導體裝置，所述標記層基於所述多個半導體裝置中的所述至少一半導體裝置的特性變化；以及將所述標記層應用於先前建立的佈局，以產生寬度、高度以及與所述鄰近半導體裝置的間隔中的至少一者發生變化的所述至少一半導體裝置的新庫。
  2. 如申請專利範圍第1項所述的半導體積體電路的設計方法，其中所述至少一半導體裝置的所述特性變化是所述多個半導體裝置中的所述至少一半導體裝置的電特性以及熱特性中的至少一者的變化。
  3. 如申請專利範圍第1項所述的半導體積體電路的設計方法，其中根據所述所建立的新庫，即使當所述多個半導體裝置中的所述至少一半導體裝置的寬度發生變化時，所述多個半導體裝置具有恆定間距。
  4. 如申請專利範圍第1項所述的半導體積體電路的設計方法，其中所述標記層的建立包括以下步驟中的至少一者：建立指示所述多個半導體裝置中的所述至少一半導體裝置的第一標記層；以及建立指示包含所述多個半導體裝置中的所述至少一半導體裝置的單元格的第二標記層。
  5. 如申請專利範圍第4項所述的半導體積體電路的設計方法，其中所述第二標記層的建立包括建立指示所述單元格的邊界的所述第二標記層。
  6. 如申請專利範圍第1項所述的半導體積體電路的設計方法，其中所述多個半導體裝置中的所述至少一半導體裝置包含鰭式場效應電晶體(鰭式FET)，所述鰭式場效應電晶體包含多個主動鰭，且所述標記層的建立包含：建立指示所述多個主動鰭中寬度將發生變化的至少一主動鰭的標記層。
  7. 如申請專利範圍第6項所述的半導體積體電路的設計方法，其中所述標記層的建立包括以下步驟中的至少一者：建立指示所述至少一主動鰭的第一標記層；以及建立指示包含所述至少一主動鰭的單元格的第二標記層。
  8. 如申請專利範圍第6項所述的半導體積體電路的設計方法，其中根據所建立的所述新庫，即使當所述至少一主動鰭的寬度發生變化時，所述多個主動鰭亦具有恆定間距。
  9. 如申請專利範圍第1項所述的半導體積體電路的設計方法，其中所述多個半導體裝置中的所述至少一半導體裝置包含鰭式場效應電晶體(鰭式FET)，且所述鰭式場效應電晶體包含單個主動鰭。
  10. 如申請專利範圍第1項所述的半導體積體電路的設計方法，其中 所述多個半導體裝置包括多個鰭式電晶體，且所述多個鰭式電晶體具有不同的臨限電壓。
  11. 如申請專利範圍第10項所述的半導體積體電路的設計方法，其中所述標記層的建立包括：基於所述不同的臨限電壓，建立所述標記層以指示所述多個鰭式電晶體中寬度將發生變化的至少一鰭式電晶體。
  12. 如申請專利範圍第10項所述的半導體積體電路的設計方法，其中所述標記層的建立包括以下步驟中的至少一者：建立指示所述多個鰭式電晶體中的至少一鰭式電晶體的第一標記層；以及建立指示包含所述至少一鰭式電晶體的單元格的第二標記層。
  13. 如申請專利範圍第10項所述的半導體積體電路的設計方法，其中所述多個鰭式電晶體中的至少一鰭式電晶體包括多個主動鰭，且所述標記層的建立包括：基於所述不同的臨限電壓，建立指示所述多個主動鰭中寬度將發生變化的至少一主動鰭的標記層。
  14. 如申請專利範圍第13項所述的半導體積體電路的設計方法，其中所述標記層的建立包括以下步驟中的至少一者：建立指示所述至少一主動鰭的第一標記層；以及建立指示包含所述至少一主動鰭的單元格的第二標記層。
  15. 如申請專利範圍第13項所述的半導體積體電路的設計方法，其中根據所建立的所述新庫，即使當所述至少一主動鰭的寬 度發生變化時，所述多個主動鰭具有恆定間距。
  16. 如申請專利範圍第1項所述的半導體積體電路的設計方法，更包括：在建立所述標記層之前，基於設計規則以及設計約束中的至少一者而判定所述多個半導體裝置中的所述至少一半導體裝置的特性的變更。
  17. 如申請專利範圍第1項所述的半導體積體電路的設計方法，更包括：在建立所述標記層之前，提供用於製造所述多個半導體裝置的所述佈局。
  18. 一種半導體積體電路，包括：多個半導體裝置，所述多個半導體裝置包含至少一半導體裝置，所述至少一半導體裝置的寬度、高度以及與所述多個半導體裝置中的鄰近半導體裝置的間隔中的至少一者基於使用標記層的新庫而發生變化，其中所述標記層是基於所述至少一半導體裝置的特性變化而建立，所述標記層基於所述至少一半導體裝置的特性變化而指示寬度、高度以及與所述鄰近半導體裝置的間隔中的至少一者將發生變化的所述至少一半導體裝置。
  19. 如申請專利範圍第18項所述的半導體積體電路，其中根據所述新庫，即使當所述多個半導體裝置中的所述至少一半導體裝置的寬度發生變化時，所述多個半導體裝置具有恆定間距。
  20. 如申請專利範圍第18項所述的半導體積體電路，其中 所述多個半導體裝置中的所述至少一半導體裝置包括鰭式場效應電晶體(鰭式FET)，所述鰭式場效應電晶體包含多個主動鰭，且所述標記層指示所述多個主動鰭中寬度將發生變化的至少一主動鰭。
  21. 如申請專利範圍第18項所述的半導體積體電路，其中所述多個半導體裝置中的所述至少一半導體裝置包括鰭式場效應電晶體(鰭式FET)，且所述鰭式場效應電晶體包含單個主動鰭。
  22. 如申請專利範圍第18項所述的半導體積體電路，其中所述多個半導體裝置包括多個鰭式電晶體，所述多個鰭式電晶體具有不同的臨限電壓，且所述標記層基於所述不同的臨限電壓而指示所述多個鰭式電晶體中寬度將發生變化的至少一鰭式電晶體。
  23. 如申請專利範圍第18項所述的半導體積體電路，其中所述多個半導體裝置分別為多個鰭式電晶體，且所述多個鰭式電晶體包含至少一鰭式電晶體，所述至少一鰭式電晶體的寬度、高度以及間隔中的至少一者相較於鄰近鰭式電晶體基於使用標記層的新庫而發生變化，其中所述標記層是基於所述至少一鰭式電晶體的特性變化而建立。
  24. 一種半導體積體電路的佈局，所述佈局儲存於有形電腦可讀記錄媒體上，包括：多個半導體裝置；以及標記層，所述標記層應用於所述佈局，以指示所述多個半導 體裝置中寬度、高度以及與所述多個半導體裝置中的鄰近半導體裝置的間隔中的至少一者將發生變化的至少一半導體裝置，所述標記層基於所述至少一半導體裝置的特性變化。
  25. 一種用於設計半導體積體電路的設備，所述設備包括：佈局設計單元，經組態以設計所述半導體積體電路的佈局；以及庫設計單元，經組態以基於多個半導體裝置中的至少一半導體裝置的特性變化建立標記層，所述標記層指示所述多個半導體裝置中寬度、高度以及與鄰近半導體裝置的間隔中的至少一者將發生變化的所述至少一半導體裝置，所述庫設計單元包含：標記層建立單元，經組態以建立所述標記層，庫建立單元，經組態以將所述標記層應用於先前建立的佈局，以產生所述多個半導體裝置中寬度、高度以及與鄰近半導體裝置的間隔中的至少一者發生變化的所述至少一半導體裝置的新庫，以及庫驗證單元，經組態以驗證所述新庫是否滿足所需要求。
  26. 一種半導體積體電路的設計方法，所述方法包括：存取包含多個半導體裝置的佈局；建立指示所述多個半導體裝置中的至少一半導體裝置的尺寸變化的標記層；以及將所述標記層應用於所述佈局，以產生尺寸發生變化的所述至少一半導體裝置的新庫。
  27. 如申請專利範圍第26項所述的半導體積體電路的設計方 法，其中所述佈局中的所述多個半導體裝置是多個鰭式場效應電晶體(鰭式FET)，所述多個鰭式場效應電晶體(鰭式FET)各自包含多個主動鰭，且所述標記層的建立包含以下步驟中的至少一者，建立第一標記層，所述第一標記層指示所述多個鰭式FET中的所選擇的鰭式FET的所述多個主動鰭中的至少一者的尺寸變化，以及建立第二標記層，所述第二標記層指示包含所述多個鰭式FET中的所述所選擇的鰭式FET的所述佈局的單元格。
  28. 如申請專利範圍第26項所述的半導體積體電路的設計方法，其中所述佈局中的所述多個半導體裝置是多個鰭式場效應電晶體(鰭式FET)，所述多個鰭式場效應電晶體(鰭式FET)各自包含一個主動鰭，且所述標記層的建立包含以下步驟中的至少一者，建立第一標記層，所述第一標記層指示所述多個鰭式FET中的所選擇的鰭式FET的所述主動鰭的尺寸變化，以及建立第二標記層，所述第二標記層指示包含所述多個鰭式FET中的所述所選擇的鰭式FET的所述佈局的單元格。
  29. 如申請專利範圍第26項所述的半導體積體電路的設計方法，其中由所述標記層指示的所述多個半導體裝置中的所述至少 一半導體裝置的尺寸變化對應於其寬度、高度以及與鄰近半導體裝置的間隔中的至少一者的變化。
  30. 如申請專利範圍第26項所述的半導體積體電路的設計方法，其中所述多個半導體裝置在所述多個半導體裝置中的所述至少一半導體裝置出現尺寸變化之前及之後具有恆定間距。
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