TW201010152A - Memory array with diode driver and method for fabricating the same - Google Patents

Description

201010152 * 六、發明說明： 【發明所屬之技術領域】 本發明係有關於使用相變化記憶材料，像是硫屬化物 與其他可程式化電阻材料之高密度記憶裝置，以及製造此 5 等裝置的製造方法。 【先前技術】 ^ 可程式化電阻材料，包含以相變化為基礎材料，已經 10 運用於非揮發隨機存取記憶胞中。相變化材料，諸如硫屬 化物材料等，可施加適當的電流以在結晶態與非晶態之間 轉換相態而應用於積體電路之中。大致為非晶態者較大致 為結晶悲者具有較尚的電阻率’由此即可感知資料。 15 相變化材料可在記憶胞之主動區域中，於大致為結晶 固態相的第一結構與大致為非晶固態相的第二結構之間 Φ 進行轉換。『非晶』係指相較於單晶而言，較無固定晶向 之結構，例如較結晶相具有更高之電阻率等特性。『結晶』 則指相對於非晶結構而言，較有固定晶向之結構，例如較 2〇 非晶相具有更低之電阻率等特性。通常而言，可於完全非 晶態與完全結晶態之間，利用電流變換相變化材料之相 態。非晶態與結晶態轉換所影響之其他材料性質，尚包括 原子排列、自由電子密度、與活化能。此種材料可轉換為 兩種相異之固態相，亦可轉換為兩種固態相之組合，故可 25 於完整非晶相與完整結晶相之間，形成灰階地帶，材料之 電性亦將隨之轉換。 4 201010152 5 f 壓，之過程’通常採用較低之操作電 與炼點相變化材料的溫度提升至相變化溫度 較ft之择二雪ΐ結晶態轉換為非晶態之過程，則通常需要 此-過程需要短為『重置』(reset)。因為 壞結晶結構，隨二錢之電流脈衝’以熔化或破 $ + — A =隨後快速冷部相變化材料，經淬火處理，將 置相變化結構穩定為非晶態。此一過程，藉重 將相變化材料由結晶態轉變為非晶態而吾人希望 二氐重置電流之強度。欲降低重置電流之強度，可降 氏》己It胞中主動區域的大小。降低主動區域大小的技術， 包^降低電極與相變化材料的接觸區域面積，因此可在主 動區域中獲得較高的電流密度，*以較小的電流絕對值通 過相變化材料元件。 15 此領域發展的一種方法係致力於在一積體電路結構上 形成微小孔洞，並使用微量可程式化之電阻材料填充這些 φ 微小孔洞。致力於此等微小孔洞的專利包括：於1997年 11月11曰公告之美國專利第5,687 112號“Multibit 20 Single Cell Memory Element Having Tapered Contact”、發 明人為Ovshinky ;於1998年8月4日公告之美國專利第 5,789,277 號 “Method of Making Chalogenide [sic] Memory Device”、發明人為 Zahorik 等；於 2000 年 11 月 21日公告之美國專利第6,150,253號“Controllable 25 Ovonic Phase-Change Semiconductor Memory Device and Methods of Fabricating the Same”、發明人為 Doan 等。 另一種發展中的記憶胞結構，亦稱為蕈狀結構，其係 5 201010152 因為其典型結構中底部電極上的主動區域之形狀而得 名。a亥種結構係形成小電極區域，使之與較大區域的相變 化材料接觸，同時通常利用較大的電極與相變化材料的另 面接觸。電流由小接觸區域流向大接觸區域者，可用做 5 S己憶胞的讀取、設定、與重置操作。小電極區域可將電流 遂、度集中於接觸點上，因此相變化材料中的_主動區域可限 制在接近於接觸點的小區域中。舉例而言，參見Ann et al， “Highly reliable 50nm contact cell technology for 256Mb PRAM’’，VLSI Technology 2005 Digest of Technical Papers， • 第98-99頁’ 2005年6月4日；Denison,國際公開號 W02004/055916 A2 uPhase Change Memory and Method Therefore’’，公開日期 2004 年 7 月 1 日；以及 Song et al., 美國專利申請公開號 US 2005/0263829 A1， ''Semiconductor Devices Having Phase Change Memory 15 Cells, Electronic Systems Employing the Same and Methods of Fabricating the Same’’，公開日期 2005 年12月1日。 在製造非常小尺寸的結構上的另一問題係對準方面。 ® 當該結構係使用分離的微影製程來製造，該結構的尺寸或 20 至少對他們之一，必須足夠大的以允許在微影製程上對準 方面的容忍度。然而這些需求會限制該記憶胞在設計上的 彈性，以及造成該記憶胞在效能上有差異。 以相變化材料為基礎之一種自動對準非揮發記憶裝 25 置，請參見於2003年06月17日申請之美國專利第 6,579,760 號 “Self-Aligned Programmable Phase Change Memory”、發明人為Hsiang-Lan Lung。該記憶結構可在 一積體電路上一非常小塊的區域上製造。舉例來說’在該 6 201010152 記憶陣列中每一記憶胞所需的面積係約4F2，其中F等於 在該製程中的最小線寬。因此若製程具有0.1微米的最小 線寬，則該記憶胞面積係約0.04微米平方。 5 記憶胞包含二極體存取裝置及一相變化材料層所形成 之一材料堆疊，係被定義在位元線和字元線之間，並在自 動對準製程中具有由該位元線及字元線之線寬所定義之 尺寸。然而該字元線及位元線的該尺寸係仍相當的大，例 如當跟一孔洞型記憶胞中一孔洞的大小比較時。因此，需 嘴 要提供一種高密度陣列技術並使用自動對準技術，以提供 非常小孔洞的形成。 因此，需要提供一種用來製造具有自動對準及自動收 斂來控制該孔洞記憶胞之該臨界尺寸的記憶胞結構的方 15 法，而該記憶胞可與高密度積體電路記憶裝置相互搭配。 【發明内容】 本發明揭露一種記憶陣列包含一結構包括介電填充材 20 料並具有導線在其一較低部位上，在一實施例中係安置如 字元線。在該結構中，複數個介層孔係位在對應該導線 上。一孔洞型記憶元件形成於每一介層孔内並包含一二極 體耦接於一對應的導線在該基板中，且記憶材料係與該二 極體上的一接點表面所接觸。舉例來說，每一二極體具有 25 一第一導電類型之一第一半導體層，一第二導電類型之一 第二半導體層，及一導電覆蓋層，其中該二極體並無完全 地填充該介層孔。一孔洞位於該每一介層孔内，而該介層 7 201010152 孔係由一位於該介層孔之内側壁之間隔物所定義，該間隔 物在該介層孔之置中定義出一自我置中開口且露出二 極體之該接點表面。位在該介層孔中央之該自我置中開口 内的記憶材料與該導電覆蓋層相接觸。可選擇地，複&條 位元線覆蓋於該頂電極且連接該記憶胞至該陣列的^ 上。替代地’該頂電極包含該位元線本身的部位，在該陣 列中沿著一行方向，與該介層孔内的記憶材料相接觸二

20 本發明揭露一種用來製造一記憶陣列之方法， 基本上包含以下步驟： 提供一結構包含介電填充材料並在其一較 具有導線； -丨饥上 形成複數個二極體於該介電填充材料並耦接至該結 構中對應的導線’而自動對準介層孔於該二極體之上V 形成複數個間隔物位於該介層孔之内側壁，每一 物在該介層孔之置中^義出—自我置中開口且露出^ 極體； 山你一 體相2記憶材料以填充該自我置中開口，使其與該二極 形成一頂電極與該記憶材料相接觸。 明揭露—結構般包含介電填充材料，並在其 =功^位上具有導線，以及一犧牲層形成於其上表面之 深度，舉在首先，由該栓塞移_至-一 1。^ 至大約該結構的一半厚度，因此形成 與該i線:該矽栓塞中形成二極體’每一二極體具有 電：型之二員型2 一輕摻雜第-材料層;-相反導 材料層；以及一導電覆蓋層。藉由 8 25 201010152 材下切該犧牲層之一蝕刻步驟來擴大該凹 二 積一填充層至該下切的凹部，因此在其中新 層而穿透該空孔並在該導電覆蓋 出她;隔：=定義出自動對準間隔物。繼續飯刻以露 該凹部，該導€覆蓋層。沈積記㈣料以填充 該記憶材料ΓΓΪ材料與該導電覆蓋層相接觸。最後，在 K上。卩位形成一頂電極。 # 15 20 入-半導:中’使用摻雜的半導體層沈積而不是植 體栓塞來形成該二極體。 圖式目的及優點等將可透過下列說明所附 【實施方式】 3»方發下塊實施方式一般將參照特定結構實施你I 十·内*姓為吾曰人所了解的本發明創作並未受限於其詳名^ S使：】別是對於所接露的實施例及方法，同時本發： 亦錢用其他特徵、元件、方法、和實施例來實施。^ 明所述之較佳實施例並不偈限其朗，而由中請專利 中定義。熟習此項技藝之人士亦可了解本發明實施方^ 的各種等同變化。像是在各實施例中所使用的元件1 地參考類似的元件編號。 、^同 、丨右 厚度 在此所使用的方位描述，以「上」、「下」、「左 描述並以各圖式中個別的結構作為參照。相似地， 9 25 201010152 係指垂直尺寸，而「寬度」係指水平尺寸。而這些方向在 電路操作或其他相關之方位上並無限制，如同熟習本項技 藝之人士所知曉。 5 後續之發明說明將參照至第1圖至第5圖。 請參照第1圖，其係顯示依據本發明一實施例之一積 體電路10的簡化方塊圖。該積體電路10包括一記憶陣列 11，其係使用了自我置中孔洞相變化記憶胞。該記憶胞被 • 安置於具有柱狀二極體存取裝置以及在該二極體上具有 填充記憶材料自動對準孔洞之一交點陣列上。一字元線 (或列）解碼器12具有讀取、設置、重置模式係耦接至 在該記憶陣列中11沿著列安置的複數個字元線13。一位 元線（或行）解碼器及驅動器14係耦接至在該記憶陣列 15 中11沿著行安置的複數個位元線15，以讀取、設置、重 置至記憶陣列11中之該相變化記憶胞。位址係經由一匯 流排16而提供至一字元線解碼器及驅動器12與一位元線 解碼器14。在方塊17中的感測放大器與資料輸入結構， ® 包含該讀取、設置、重置模式的電流源，係經由一資料匯 20 流排18而耦接至位元線解碼器14。資料係從積體電路10 的輸入/輸出埠、或積體電路内部與外部之其他資料來 源，而經由資料輸入線19以將資料傳輸至方塊17中的資 料輸入結構。在所述實施例中，其他電路20係包括於此 積體電路10中，例如一泛用目的處理器或特定目的應用 25 電路、或可提供單晶片系統功能之模組組合其係由系統於 單晶片之記憶陣列所支援。資料係從方塊17中的感測放 大器、經由資料輸出線21、而傳輸至積體電路10之輸入 /輸出埠或其他位於積體電路10内部或外部之資料目的 201010152 地。 在本實施例中所使用的控制器，使用了偏壓調整狀態 機構22，並控制了偏壓調整供應電壓及電流源23的應 5 用，例如讀取、程式化、抹除、抹除確認與程式化確認電 壓或用以該字元線及位元線之電流，及使用一存取控制流 程來控制該字元線/源極線操作。該控制器22可利用特殊 目的邏輯電路而應用，如熟習該項技藝者所熟知。在替代 實施例中，控制器22包括了通用目的處理器，其可使於 • 同一積體電路，以執行一電腦程式而控制裝置的操作。在 又一實施例中，控制器22係由特殊目的邏輯電路與通用 目的處理器組合而成。 如第2圖所示，陣列11的每個記憶胞包括了 一個存 15 取二極體。四個存取二極體係以標號24、25、26、27顯 示之，而四個相變化元件係以標號28、29、30、31顯示 之。複數條字元線13 (包括字元線34與35)係沿著第一 方向平行地延伸。字元線34、35係與字元線解碼器12進 ® 行電性溝通。該二極體24、26的陰極（或可替代地使用 2〇 陽極）係連接至一共同字元線（例如字元線34)，而二極 體25、27的陰極（或可替代地使用陽極）係連接至一共 同字元線35。複數條位元線15 (包括位元線36、37)中， 位元線36係連接到相變化元件28、29之一端。特別地， 相變化元件28係連接於二極體24的陽極與位元線36之 25 間，而相變化元件29係連接於二極體24的陽極與位元線 36之間。相似地，相變化元件30係連接於二極體26的 陽極與位元線37之間，而相變化元件37係連接於二極體 27的陽極與位元線37之間。需要注意的是，在圖中為了 11 201010152 方便起見’僅％示四個記憶胞，在實務中 括上千個至上百萬個此種記,_ 二 列結構，例如將相變化記憶元件連接到源極统、他陣 該記憶，實施例，包括相變化記憶材 化物材料與其他材料。垆凰^ 含爪屬 者:氧(〇)、硫(r)、t二包括下列四元素之任- 、）碼（Se )、以及蹄（Te")，*； 4、-素週期表上第VIA朗部分。硫屬 ^疋 蝙 15 20 素與-更為正電性之元㈣ό二屬化物包括將一硫屬元 入金包括將炉二2 由基結合而得。硫屬化合物 硫屬化合物合金通常包括一個=金元屬等週期合表; 化八物人金包括^ i )以及錫⑽。通常，硫屬 == 素中一個以上的複合物:錄⑽、 之記憶，已經被描述於技術文件中，包括 録錫銦/砸、録/碲、鍺/締、鍺_/碲、銦/録/碲 碲、錫/錄/蹄、銅/綈/錯、銀/銦/録/蹄、錯/錫/録 緒/締、，及碌/錯/綈/硫。在鍺_蹄合金家族中， 可以嘗试大範圍的合金成分。此成分可以下列特徵式表 示：TeaGebSb跡(a+b) ’其中a與b代表了所組成元素的原 子總數為100%時’各原子的百分比。 一位研究員描述了最有用的合金係為，在沈積材料中 所包含之平均碲遭度係遠低於70%，典型地係低於60〇/〇， 並在一般型態合金中的碲含量範圍從最低23%至最高 58% ’且最佳係介於48°/❶至58%之碲含量。鍺的濃度係高 於約5%，且其在材料中的平均範圍係從最低8%至最高 30%，一般係低於50%。最佳地，鍺的濃度範圍係介於8% 12 25 201010152 至40%。在此成分中所剩下的主要成分則為銻<()vshinky ‘112專利，欄1〇〜11)由另一研究者所評估的特殊合金包 括 Ge2Sb2Te5、GeSb2Te4、以及 GeSb4Te7。（ Noboru

Yamada> ^Potential of Ge-Sb-Te Phase-change Optical Disks 5 for High-Data-Rate Recording’’， SPIE v.31〇9, pp. 28-37(1997))更一般地，過渡金屬如鉻(cr)、鐵(Fe)、錄 (Ni)、銳(Nb)、把(Pd)、鉑（Pt)、以及上述之混合物或合金， 可與錄/録/碲結合以形成一相變化合金其包括有可程式化 的電阻性質。可使用的記憶材料的特殊範例，係如 鬌 Ovshinsky ‘112專利中欄11-13所述，其範例在此係列入 參考。 相變化合金能在此細胞主動通道區域内依其位置順 序於材料為一般非晶狀態之第一結構狀態與為一般結晶 15 固體狀態之第二結構狀態之間切換。這些材料至少為雙穩 定態。此詞彙「非晶」係用以指稱一相對較無次序之結構， 其較之一單晶更無次序性，而帶有可偵測之特徵如較之結 晶態更高之電阻值。此詞彙「結晶態」係用以指稱一相對 較有次序之結構，其較之非晶態更有次序，因此包括有可 20 偵測的特徵例如比非晶態更低的電阻值。典型地，相變化 材料可電切換至完全結晶態與完全非晶態之間所有可偵 測的不同狀態。其他受到非晶態與結晶態之改變而影響之 材料特中包括，原子次序、自由電子密度、以及活化能。 此材料可切換成為不同的固態、或可切換成為由兩種以上 25 固態所形成之混合物，提供從非晶態至結晶態之間的灰階 部分。此材料中的電性質亦可能隨之改變。 相變化合金可藉由施加一電脈衝而從一種相態切換 13 201010152 至另一相態。先前觀察指出，一較短、較大幅度的脈衝傾 向於將相轉換材料的相態改變成大體為非晶態。一較長、 較低幅，的脈衝傾向於將相轉換材料的相態改變成大體 為結^態。在較短、較大幅度脈衝中的能量，夠大因此足 5以破壞結晶結構的鍵結，同時時間夠短，因此可以防止原 子再次排列成結晶態。合適的曲線係取決於經驗或模擬， 特別是針對一特定的相變化合金。在本文中所揭露之該相 變化材料並通常被稱為GST，可理解的是亦可以使用其他 類型的相變化材料。在本發明中用來所實施的相變化唯讀 —記憶體(PCRAM)係 Ge2Sb2Te5。 代表的硫屬化物材料可整理如下：GexSbyTez，其中 x.y.z - 2.2:5。其他成分為 x: 〇〜5; y: 〇〜5; z: 0〜10。 在摻雜方面’以二氧化矽、氮、矽、鈦或其他元素摻 雜之GeSbTe亦可被使用。 15 . - 硫屬化物及其他相變化材料摻雜雜質來修飾導電 性、轉換溫度、熔點及使用在摻雜硫屬化物記憶元件之其 Φ 他特性。使用在摻雜硫屬化物代表性的雜質包含氮、矽、 氧、二氧化矽、氮化矽、銅、銀、金、鋁、氧化鋁、鈕、 20 氧化鈕、氮化钽、鈦、氧化鈦。可參見美國專利第6,800,504 號專利及美國專利申請號第2005/0029502號專利。 可以利用PVD濺鑛或磁控（Magnetron)滅鑛方式’其 反應氣體為氬氣、氮氣、及/或氦氣、壓力為1 mTorr至 25 100 mTorr。此沈積步驟一般係於室溫下進行。一長寬比 為1〜5之準直器（collimater)可用以改良其填入表現。為了 改善其填入表現，亦可使用數十至數百伏特之直流偏壓。 另一方面，同時合併使用直流偏壓以及準直器亦是可行 201010152 的。 有時需要在真空中或氮氣環境中進行一沈積後退火 處理，以改良硫屬化物材料之結晶態。此退火處理的溫度 5 典型地係介於100°C至400°c，而退火時間則少於30分鐘。 該硫屬化物材料的厚度取決於該記憶胞結構的設 計。一般來說，一硫屬化物材料具有高於8nm的厚度可 具有一相變化特性，使得該材料具有至少兩種穩定電阻狀 • 態。可預期的是某些材料亦適於更小的厚度。 依據本發明之一實施例的一記憶陣列可參見於第3 圖。需注意的是該圖繪示一陣列中的兩個鄰接元件，而圖 示中並沒有這些元件需要連接至其他電路的該等元件，也 15 沒有顯示其可以嵌入之半導體晶片。熟習本項技藝之人士 將會了解該陣列可放大至數以億計或更>之元件，就如同 實際所繪示，該字元線、該位元線及相關裝置全係依據傳 統或在本項習之技藝之技術内。 ❹ 2〇 該陣列100包含一導電層102，而在該圖式的上部位 繪示可分為做為本實施例中字元線之導線103。在其他實 施例中可安置該陣列使得該導線做為位元線。在下述中所 討論，兩個記憶元件105由上方的該對應導線開始延伸並 位在介層孔内且由介電填充材料104所圍繞。每一記憶元 25 件105連續地由下至上包含該導電層102、一輕摻雜N型 材料層（N-層）106、一重摻雜P型材料層（P+層）108、 一導電覆蓋層110、間隔物112、一記憶材料層114、一頂 電極116及一位元線316。在本記憶陣列中，該導電層102 15 201010152 $一的ί向延伸至該字元線，下述之該字元線方向係 二人，二行延伸於本圖式之平面。然而垂直於該字元線 方向（圖式平&、 田）之該方向係位元線方向。該陣列及個別 5 關尺寸及材料將於下方的製程中討論。導電覆 曰 ’、由一金屬石夕化物所形成，在一實施例中包含石夕 b鈦其他，亦可包含鶴、銘、錄、组石夕化物，選自這些鄰 =材料相容的材料。料電覆蓋層#著提供比起在該二極 -内該半導體材料來得更具導電性之一接點表面，來幫助 •維持景彡響該d’lt材料層之該電場的一致性。 必須注意的是該N_層及p+層定義一二極體，而其做 為一存取裴置以驅動該記憶胞。美國專利申請號地 11/736,440 號以，，4F2 Self align side wall active phase change memory”為題’以及第 11/777 392 號以，，4F2 Self 15 aHgn fin b〇tt〇m electrode FET drive phase change memory” 為題，皆為本案申請人所擁有，其揭露並要求保護相變化 記憶胞陣列，但此二件申請案及其他裝置使用電晶體做該 存取裝置。在此，二極體驅動器及該自動對準製程之結合 降低了使用額外的罩幕之需求因而簡化製造步驟得。對完 20 全自動對準的製程亦減低了該陣列在對準上的需求因而 增加該陣列的密度。該記憶胞的所得陣列係一無接點電極 陣列，係指其排除了額外微影步驟的需要，以產生對該存 取電晶體之汲極終端之額外的接點。對於額外接點需求上 的排除可幫助縮小整個§己憶胞的大小。而在大小上的降低 25 更包含了該驅動器元件係採用一垂直二極體而非一電晶 體方面。 上述該二極體位於該記憶材料層114,而在繪示實施 16 201010152 由上述所揭露之一硫屬化物所形成。間隔物112係 1緣柯料所形成，像是氮化矽，留下該記憶材料一相 的讯t較小的剖面部位並與該導電覆蓋層110接觸。這樣 5 由集令電流在該記憶材料之一相對地較小的部位，藉 5 …=熱而產生一快速溫度的上升，更產生一快速相變 。一電极116及位元線316接觸該記憶元件。 ，第4a圖至第4h圖繪示第3圖之製程實施例。本製程 餐 由=成一結構101所開始，如第4a圖繪示。第4a圖包含 該結構之項剖面視圖及前剖面視圖，分別沿著A-A平面 及B-B承；& 十面。必須注意的是該頂視圖（前剖面視圖，即 B-B ^ Λ Λ& 為了清晰的目的並未顯示該介電填充材料 104 °該子元線的方向係左右方向，平行於該圖式紙張方 向’而該位元線方向係垂直於該前視及上下方向，亦即在 頂視時，平行於該圖式紙張。 ^如圖中所示，該結構的最下層係一導電層102。該層 • 係被一在該字元線方向並向上延伸該結構深度之淺溝渠 2〇隔離，構（STI)以2所一分為二，使得該導電層被分為 導電字元線103。該淺溝槽係由習知技藝的圖案化蝕刻製 程所形成，並以介電填充材料來填充，像是二氧化矽。介 層孔120形成於該結構由該導線完全地延伸至於該結 構，一般係為圓形，如先前技藝中所實施的方式。而在該 25 介層孔12〇之較佳寬度或直徑係接近該所使用製程的最 小特徵尺寸，一般是一最小微影特徵尺寸來產生該開口。 再使用一般微影技術上該介層孔12〇的寬度或直徑可約 為90nm，一般約有5%_10%的誤差也大概就是4 5nm至 9nm 〇 17 201010152 這些介層孔以矽來填充並以人 成長技術來形成矽栓塞121。在#的沈積技術或在位 層m，較佳地以氮化石夕或類似位犧牲 刻能力。 糾及錯電填柿料選擇性餘 第4b圖至第4h圖著重於軍一 _ 鏞 15 20 該製程步驟。可理解的S這些步件並清楚地緣示 元件執行相同作用。 ·；在該陣列中所有的 -開始請參見第4b圖，回蝕刻該 凹部128延伸至’像是在該介層孔約一半4 J了一 般來說會更深，至足以支持下述 听# ^者疋一 可以使用任何較佳地移除在此步驟 充材料之韻刻化學方法1著進行矽3製= 極體，如第4c圖所繪示，藉由今粗 ’ 一 一 N-T 及： = ===: r化物製程來形成該導電覆蓋層 r/^為。在本發明所使用之該厚度尺寸 邊緣，反之亦然由該導電層至該記憶胞的上方 在本製程另一實施例，該二 、 U，接:吏】一化學氣相沈積製程來沈積-第-摻雜 選疋之冰度，接者使用-化學氣相沈積製程來沈積一第二 18 25 201010152 摻雜多晶矽層。再藉由一回蝕刻製程來蝕刻至該介層孔内 一第二深度。 接下來，靠著下切製程位於該犧牲層下方的該介電填 5 充材料來挖大該凹部128，如第4d圖所示，像是使用稀 釋的氫氟酸溶液慢慢地移除該介電填充材料之二氧化 矽，而留下氮化矽犧牲層118。在此操作中係使用一等向 姓刻劑較佳地#刻該介電填充材料之氧化物，由該氮化碎 層之邊緣回切可得該凹部之該側壁119。請參見本案申請 蟾 人所申請之美國專利申請案第11/855,979號專利’’Phase Change Memory Cell in Vai Array with Self-Aligned, Self-Converged Bottom Electrode and method for Manufacturing” ，申請曰 2007 年 9 月 14 曰0 15 該下切（undercutting)製程係於該起始部位以形成一 『主洞』（keyhole )結構，請參見第4e _。該結構係由一 填充材料124 (像是非晶矽或其他材料）之化學氣相沈積 φ 造成，在該上開口及該下開口區間之侧壁上以實質相同的 速率使用可成長該矽層之一製程，而產生一空孔（void) 123，在内部被填充之前該開口頂部關閉時。被選來做為 蝕刻化學以及在高比例介層孔内具有成長固定層能力之 其他材料亦可用做該填充材料124。依據所使用的材料和 沈積位置，像是原子層沈積、物理氣相沈積、低壓化學氣 相沈積（LPCVD)或高密度電漿化學氣相沈積（HDPCVD) 25 製程亦可以用來沈積該填充材料124。 該填充沈積步驟在該填充材料124内產生一自動對準 空孔123。該空孔123的側面尺寸或寬度主要係由該犧牲 19 201010152 層118之突出尺寸以及在該下開口和上開口區間内沈積 率的變異所控制，並不受到形成該開口的微影製程影響。 該空孔123加速該多餘的碎層後續的钱刻以形成氮化 5 石夕間隔物112，如第4f圖所示。一非等向性姓刻製程較佳 地#刻梦至完全地移除該多餘的石夕層，而留下該間隔物 112。該空孔123允許穿透滲入該矽層中間，以產生該間 隔物112而不是一般傳統蝕刻製程中所形成的階層結 構。形成該空孔123的製程會產生被該間隔物in所定義 鬌 之開口的自我置中及自動對準。必須注意的是在本發明製 程中導致在該空孔123的位置上會有較小的變異程度係 源自於該製程自動對準的本質。這也可以發現在記憶胞與 記憶胞之間，對於該空孔123寬度在位置上變異係小於該 介層孔120寬度的變異。 15 * 第4g圖繪示一實施例係記憶材料114、及該頂電極 116的沈積以形成記憶元件1丨5 ’而該頂電極116係填充 該記憶材料114之一凹部。而第3圖係繪示該頂電極116 參 之另外一種配置方式。必須注意的是比起該導電覆蓋層 20 110及該頂電極116的大小，該間隔物112在該記憶材料 114的底部提供一相對地較小的接觸區域。在尺寸上的差 異使得集中電流在位於間隔物間該§己憶材料之該部位’而 其交替地增加該材料的相變化或電阻變化。在沈積製程上 可使用傳統的化學氣相沈積或物理氣相沈積步驟。在沈積 25 製程之後接下來使用一化學機械研磨法，來平面化該記憶 材料114’如第3圖所示。如第3圖所示’在平面化該記 憶材料之後，沈積一頂電極材料及一位元線材料並圖案化 二形成位元線。替代地，例如當使用物理氣相沈積來沈積 20 201010152 該記憶材料114，會形成一酒杯型記憶元件，如第4g圖 所示。接著，形成該頂電極116，填充在該酒杯型記憶材 料之凹部。平面化該所得結構的該上表面。在所述的實施 例中該頂電極材料係氮化鈦，而其他實施例亦可使用其他 5 類似材料，像是氮化钽。替代地，該頂電極層可為氮化鈦 鋁或氮化鈕鋁，或其可包含一種或更多材料係選自於： 鈦、鎢、鉬、鋁、钽、銅、鉑、銀、爛、鎳、釕及其合金。 最後’在第4h圖’藉由沈積及圖案化步驟來形成位 餮 元線126以提供該結構頂部的一系列連結，並垂直於該字 元線。形成該位元線可以採用各種可用於該電路之金屬材 料，像是銅或銘。一類似位元線結構如第3圖所示。 15 20 該製程最後一步驟之一替代實施例，如第5圖所示。 本製程係由上述沈積該記憶材料11(之後的製程所分 出。而不是形成一分離的頂電極，而實‘一化學機械研磨 平坦化至該元件的該頂表面且較佳地實施一蝕刻步驟以 回蝕刻在該介層孔上部位之該記憶材料。接著，在該記憶 胞的頂部位沈積該位元線126。在該沈積步驟時，該位元 線與該記憶材料直接接觸並具有—突出226延伸至在回 蝕刻之後剩下之該頂表面上的任何凹部。 本發明已參照特定示範實施例來加以描述。所做各 種的修飾、替代、及改變皆不脫離本發明之 此，所有此等替換方式及修改樣式係 政& 申請專利襲及其均等物所界^本發明於隨附 上述中涵蓋的任何及所有專利、專利申請及紙本文件 21 25 201010152 皆引用做為參考文獻。 【圖式簡單說明】 5 第1圖係本發明之一記憶陣列之一方塊圖。 第2圖係本發明之一記憶陣列之概要圖。 第3圖係本發明之一記憶陣列。 實施 第4a圖至第4h圖緣示第3圖記憶陣列製程之 鲁 例。 10 第5圖繪示第3圖記憶陣列製程之另一實施例 【主要元件符號說明】 10 積體電路 _ 11 記憶陣列 12 字元線（或列）解碼器 13、34、35 字元線 14 位元線（或行）解碼器及驅動器 15、36、37 位元線 16 匯流排 18資料匯流排 19 資料輸入線 20 其他電路 21資料輸出線 22 偏壓調整狀態機構（控制器） 24、25、26、27 存取二極體 28、29、30、31 相變化元件 22 201010152 100 陣列 102 導電層 103 導線 104 介電填充材料 5 105 記憶元件 106 輕摻雜N型材料層 (N-層） 108 重摻雜P型材料層 (P+層） 110 導電覆蓋層 112 間隔物 • 114 記憶材料層 116 頂電極 118 犧牲層 120 介層孔 121 矽栓塞 15 122 淺溝槽隔離結構 123 空孔 124 填充材料 126 位元線 128 凹部 20 226 突出 316 位元線 23

Claims (1)

1. 201010152 七、申請專利範圍： 1. 一種記憶陣列包含： 釔構包3 電填充材料並在其—較低部位具有導 5 線； 複數個二極體，在該複數個二極體中每一二極體具有 -第-導電類型之-第-半導體層，_至該在該結&中 之一對應的導線，一第二導電類型之一第二半導體層，以 及該第二半導體層上之一接點表面； • 介層孔位於該介電填充材料内，並對準及覆蓋於該複 數個二極體中的個別二極體之上； / 間隔物位於該介層孔之内侧壁並與個別的二極體相接 觸，每一間隔物在該介層孔之置中定義出一自我置中開口 且露出該個別二極體之該接點表面； 15 記憶材料位於該自我置中開口内並在該個別二極體之 該接點表面上方’該記憶材料與該接點表面接觸；以及 一頂電極與該記億材料相接觸。 _ 2.如申請專利範圍第1項所述之記憶陣列，其中該記 20 憶材料與該接點表面接觸之部位係實質地小於該記憶材 料與該頂電極接觸之部位的剖面面積。 3. 如申請專利範圍第1項所述之記憶陣列，其中該二 極體厚度係約200 nm或更小。 25 4. 如申請專利範圍第1項所述之記憶陣列，其中該第 一導電類型係η型。 24 201010152 】.如申請專利範圍第！項所述之 二導電類型係P型。 』具中該第 6·如申請專職㈣丨項所述之記憶陣列 極體包含-導電覆蓋材料層於該第二半其中该-該接點表面係位於該導電覆蓋材料層。 ，以及 搞上請專利範圍第1項所述之記憶陣列’其中，-極體包含-金屬魏物層位於該第二半 、中該- 該接點表面係位於該金屬矽化物層。 ，以及 8.如巾請專利範圍第7項所述之記 =含一™ 一金屬選自於以下群= 15 20 奪 - 二1項所述之記铋列，其中該記 Ϊ : 包括選自於以下群組兩者或更多之結 晒、姻、鈦、鎵、麵、錫、銅、把、錯、 10.如申請專利範圍第i項所述之記憶陣列，其中該自 =中開口在寬度上的變化率係小於該複數個介層孔在 覓度上的變化率。 —種用來製造一記憶陣列之方法，該方法包含： 提供一結構包含介電填充材料並在其一較低部位具有 導線； I成複數個一極體，在該複數個二極體中每一二極體 25 25 201010152 具有-第-導電類型之—第—半導體層，耦接至在該結構 中一對應的導線，一第二導電類型之一第二半導體 及該第二半導體層上之一接點表面； 形成介層孔位於該介電填充材料内，並對準及覆蓋於 5 該複數個二極體之個別二極體； 形成間隔物位於該介層孔之内侧壁並與個別的二極體 相接觸，每一間隔物在該介層孔之置中定義出一自我置申 開口且露出該個別二極體之該接點表面； 沈積記憶材料位於該自我置中開口内並在該個別二極 罾體之該接點表面上方，該記憶材料與該接點表面接觸，·以 及 形成一頂電極與該記憶材料相接觸。 12.如申請專利範圍第n項所述之方法，其中該形成 15 該些二極體於該自動對準介層孔内包含： 在該介電填充材料内形成開口，並露出在該結構中對 應的導線； ❿ 以半導體材料部分地填充該開口，留下該自動對準介 層孔； 20 植入摻雜物於該半導體材料内以定義一第一導電類型 之一第一層以及一第二導電類型之一第二層。 形成複數個導電覆蓋於該半導體材料之上，而哕接 表面係位在該導電覆蓋。 ^接 25 13.如申請專利範圍第12項所述之方法，其中該導電 覆蓋包含金屬矽化物層。 14.如申請專利範圍第12項所述之方法，其中該部分 26 201010152 地填充步驟包含沈積半導體材料於該開口之内，並回蝕刻 所沈積的矽。 15.如申請專利範圍第11項所述之方法，其中該形成 5 該些二極體於該自動對準介層孔内包含： 在該介電填充材料内形成開口，並露出在該結構中對 應的導線； 沈積一第一半導體材料層於具有一第一導電類型之該 開口，回蝕刻該第一半導體材料層於該開口内，沈積一第 儔 二半導體材料層於具有一第二導電類型之該開口，回蝕刻 該第二半導體材料層於該開口内； 形成複數個導電覆蓋於該第二半導體材料層之上，而 該接點表面係位在該導電覆蓋。 15 16.如申請專利範圍第15項所述之方法，其中該導電 覆蓋包含金屬梦化物層。 17.如申請專利範圍第11項所述之方法，其中該形成 ® 複數個間隔物包含提供一犧牲層於該介電填充材料之 2〇 上；以及在形成該二極體之後選擇性蝕刻該介電填充材料 以形成由該犧牲層至該開口之突出；以一填充材料填充該 開口當形成該開口内形成置中空孔時；非等向蝕刻該填充 材料以形成該間隔物。 25 18.如申請專利範圍第11項所述之方法，其中該記憶 材料包含一合金包括選自於以下群組兩者或更多之結 合：鍺、綈、碲、砸、銦、鈦、錄、錢、錫、銅、把、錯、 銀、硫及金。 27 201010152 項所述之方法，其中該沈積 以及形成記憶材料侧壁層在 19.如申請專利範圍第u 記憶材料包含： 填充該自我置中開α， 該介層孔的頂部位； 沈積頂電極材料於誘今 之剩餘部位·， <隱材料上並填充該介層孔 由該介層孔外側區域敕 材料並提供-平面表面；除该記憶材料及該頂電極 形成位元線並在該平面表面與該頂電極接觸。 積 2〇.如申請專利範圍第11項所述之方法，其中該沈 記憶材料包含： 15 20 填充該自我置中開口且至少部分地填充該介層孔 之頂部位； . 回蝕刻該記憶材料以在該介層孔&留下凹部； 沈積頂電極材料在該凹部内的該記 填充該介層孔之剩餘部位； ^ 由該介層孔外側區域移除該頂電極材 平面表面； 寸亚权供 形成位7L線並在該平面表面與該頂電極接觸。 28