TW200901368A - Shallow trench isolation structure and method for forming thereof - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000002955 isolation Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000005530 etching Methods 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 10
- 239000003989 dielectric material Substances 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 6
- 239000007789 gas Substances 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims 1
- 239000002253 acid Substances 0.000 claims 1
- 238000001311 chemical methods and process Methods 0.000 claims 1
- 239000001257 hydrogen Substances 0.000 claims 1
- 229910052739 hydrogen Inorganic materials 0.000 claims 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims 1
- 229910052709 silver Inorganic materials 0.000 claims 1
- 239000004332 silver Substances 0.000 claims 1
- 238000003786 synthesis reaction Methods 0.000 claims 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims 1
- 229910001936 tantalum oxide Inorganic materials 0.000 claims 1
- 239000011800 void material Substances 0.000 abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 14
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 238000005429 filling process Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- RYHBNJHYFVUHQT-UHFFFAOYSA-N 1,4-Dioxane Chemical compound C1COCCO1 RYHBNJHYFVUHQT-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010411 cooking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000000839 emulsion Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 239000008267 milk Substances 0.000 description 1
- 210000004080 milk Anatomy 0.000 description 1
- 235000013336 milk Nutrition 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- Power Engineering (AREA)
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Description
200901368 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種形成淺溝渠隔離結構之方法;特定而言’本 發明是一種用於半導體元件製程中之形成内含空孔可釋放結構應 力之淺溝渠隔離結構之方法。 【先前技術】 Ο 於高電晶體積集程度(transistor integrity)之半導體元件製程 中,目前常使用淺溝渠隔離(shallow trench isolation)技術以隔 離電晶體。有關於此一習知之淺溝渠隔離技術,首先參考第1A 圖,於一基材11上依序形成一塾氧化層13 (pad oxide layer)及 一墊氮化層15 (pad nitride layer),其中可以熱氧化(thermal oxidation)製程形成墊氧化層13,以低壓化學氣相沈積(Low Pressure Chemical Vapor Deposition,LPCVD)製程形成墊氮化層 Ο 15。之後,形成一具有主動區域(active area )圖案之圖案化光阻 層 17 (patterned photoresist layer)於墊氧化層 15 上。 其後,参考第1B圖,以乾式蝕刻製程從基材u上移除未被圖 案化光阻層17保護之墊氧化層13及墊氮化層15以暴露部分基材 11。之後,参閱第1C圖,移除圖案化光阻層17。然後,於經暴 露之部分基材11處’以乾式蝕刻製程移除部分基材u,形成一具 適當深度之溝渠(trench) 19。 續参第1D圖’進行填溝(trench filling)製程。於此,通常先 200901368 進行一熱氧化製㈣於溝渠19内卿成i氧化層,稱為襯底氧 化層(liner oxide) 21。再利用適宜之沈積法,例如低壓化學氣相 沈積法,沉積一層氧化矽(Si〇2) 23並填入溝渠19中。最後,参 考第1E圖,進行化學機械研磨(CMp)以移除多餘之氧化矽B , 再進行濕式㈣移除純化層13及墊氮化層15,完錢溝渠隔離 製程。 上上述填溝製程所產生之填溝品f將灣淺溝渠隔離結構之隔離 D效果。如第1F圖所示,若因填溝製程使用具較差階梯覆蓋(step ^觸狀)效能之方式,或因溝渠之溝渠深寬比(aSpeetratio)過 高’於填溝製㈣產生非共形沈積(nQn_eGnf_aidepGsiti〇n), 使得沈積層產生突懸(〇verhang),此將於溝渠中產生空孔(_) 25右工孔25位於基材u表面附近,則於完成第圖之製程後, 在淺溝渠隔離結構之表面上將出現—㈣27 元件之製程中,此一凹洞27可能被填入導電材料,而導致== (word line)間之短路。 〇 為避免上述因填溝過程所產生表面凹洞所致之短路問題,業界 已發展出幾種解決方案:例如⑴则S㈤塗佈(spinGnglass g)方式’將1^動性的二氧切流人溝渠中,以填滿溝渠’· 々佳;真賴&中,先沈積氧切至—適當深度後,對填溝之氧 化矽進行部分蝕刻以減少 /、形此積之影響,之後再進行剩餘之 氧化石夕沈積製程;或如 潘洱产Λ ,、 )如美國專利第6861333號所揭示,先於 溝糸底形成一氧化層以 巨^ 溝木之硪寬比,之後再進行填溝製 200901368 然而’前述之幾種解決方案雖可避免於溝渠中形成空孔,但均 使得製程複雜化’不符成本效益。於此’近年來於高積集度半導 體70件之製程中,在溝渠内適#位置處形成—孔洞以降低基材内 應力已成為-趨勢。有鐘於此,提供—形成淺溝渠隔離結構之方 法,一方面避免形成淺溝渠隔離結構後於其表面形成凹洞,引起 導致字7L線間短路之問題,另—方面亦可於溝渠中產生―合宜之 孔洞以降低基材内應力,乃為此一業界所殷切期盼者。 【發明内容】 本發明之一目的在於提供一種形成淺溝渠隔離結構之方法,包 含:提供一基板並於該基板上形成一上寬下窄之溝渠;形成一第 -介電層以覆蓋該溝渠内壁之上部;施行„_第—_製程,以使 未被該第-介電㈣蓋之溝渠㈣後退;移除該第—介電層;以 及’形成-第二介電層以覆蓋該溝渠並於該溝渠内形成—空孔。 本發明之另一目的在於提供一種淺溝渠隔離結構,其包含:一 基板;-溝渠設於該基板中,其中,該溝渠具有—較其開口處之 寬度狹窄之腰部;-第二介電材料覆於該溝渠開口;以及—空孔 存於該溝渠内。 t 依據本發明所揭露之技術,將使得淺溝渠隔離結構中之適當位 置存在-空孔’既無字元線間短路之問題,且可提供應力釋:之 效益。 為讓本發明之上述目的、技術特徵、和優點能更明顯易懂,下 文係以較佳實施例配合所附圖式進行詳細說明。 7 200901368 【實施方式】 首先利用習知製程於基板中形成一實質上具有一上寬下窄之溝 渠。詳細言之,參考第2A圖,於一基材201上依序形成一墊氧化 層203及一墊氮化層205,以獲得具有基材201、墊氧化層203及 墊氮化層205之一基板207。其中,形成墊氧化層203之方式可例 如(但不以此為限):於不含水氣之含氧環境中,在於一適當溫 度下對基材201進行熱氧化處理製程;另外,墊氮化層205則可 採用例如(但不以此為限)低壓化學氣相沈積製程以提供。墊氧 化層203及墊氮化層205之總厚度通常為80至200奈米(nm), 較佳為90至120奈米(nm),例如約100奈米(nm)。 之後,於基板207上形成一具有主動區域圖案之圖案化光阻層 209,此可利用微影(photolithography)製程之方式進行。例如(但 不以此.為限)可採用以下步驟:首先於基板207之表面覆上一層 感光(photo-sensitive)材料,此即所謂之光阻層。透過一光罩 (mask),使一光線照射於光阻層上以進行曝光。於此,由於光 罩上具主動區域之圖案,將使光阻層之曝光具有選擇性 (selective ),同時藉此將主動區域之圖案完整地傳遞至光阻層 上。最後,利用合宜之顯影劑(developer )以移除部分感光材料’ 使光阻層顯現主動區域之圖案。如此,可於基板207上形成具有 主動區域圖案之圖案化光阻層209。 其後,参考第2B圖,利用一合宜之蝕刻製程(例如,使用氟化 8 200901368 物電漿(plasma)以進行一具非等向性之乾式蝕刻),從基材201 上移除未被圖案化光阻層209保護之墊氧化層203及墊氮化層 205,以便暴露部分基材201。接著將基板207上之圖案化光阻層 209全部移除。通常係使用氧氣電衆搭配一合宜餘刻液以進行一灰 化(ashing)步驟,移除圖案化光阻層209。惟前述並非唯一方式, 亦可使用如臭氧電漿搭配含氟氣體,或以其他合宜方式來進行該 灰化步驟。 然後参閱第2C圖,於經暴露之部分基材201處,利用例如乾式 蝕刻之合宜蝕刻製程,以移除部分基材201,並且形成一具有適當 深度之溝渠211 ’其具上寬下窄之形態。一般而言,自基材201 之表面至溝渠底部計,溝渠211之深度通常為200至300奈米 (nm ),較佳為200至250奈米(nm),例如約220奈米(nm )。 参考第3圖,採用例如電漿輔助化學氣相沉積(Plasma-Enhanced Chemical Vapor Deposition,PECVD)之合宜製程(但不以此為 限),配合使用如四乙氧基石夕烧(TEOS ’ tetraethoxysilane)之合 宜材料,並控制沈積條件,以具有較差階梯覆蓋(step coverage ) 效能之方式非共形沈積(non-conformal deposition ) —第一介電層 213於基板207上以及覆蓋溝渠211内壁之上部。第一介電層213 通常為一氧化層,但不以此為限,亦可為高分子材料或其他介電 材料。第一介電層213於基板207上之厚度通常為10至30奈米 (nm),較佳為15至25奈米(nm),例如約20奈米(nm)。 續参第4圖,施行一第一蝕刻製程,以使未被第一介電層213 覆蓋之溝渠2丨1内壁後退(pull back)。特定言之,可藉由於未被 9 200901368 第)ι電層213 t蓋之溝渠211内壁之下部施行一第一钮刻製 私’以移除溝渠211下部未被該第一介電層213覆蓋之部分基材 從而使未被該第—介電層覆蓋之溝渠内壁後退(_ back卜 此第㈣製&可為—濕式蝴,但不以此為限。以濕式敍刻為 •1可使用例如含氨水(Nh4〇h)之第一钮刻液,於一適宜溫度 >(例如攝氏55至75度(°c )間之溫度)進行姓刻。於此,於 =3圖之步驟中,可能會有少部分第一介電層213沈積於例如溝 卞1内土下口P之非所欲區域。為避免此一現象影響第一钮刻製 程之姓刻'纟。果’可於進行第—㈣製程之前,先進行—第二飯刻 裝f王以移除"L積於溝渠2U 0、但不在溝渠21〗内壁上部之非 所欲第介電層213。第二飯刻製程可為-濕式蝴,但不以此為 Ί絲刻為例’當基材2〇1之材料為石夕且第一介電層213 之材料為乳切,可制__含氫氟酸(hf)(但不以此為限)之 第飯亥m,以移除沈積於溝渠211下部之内壁上的第一介電層 213,其後再進行前述第一蝕刻製程。 、参考第5圖’進行-第三蝕刻製程以全面移除第一介電層’213, 於1渠211之上部及下部之交界處呈現一實質上寬度較溝渠川 =口處狹窄之-腰部(如圖中虛線圈起處所示卜為達此目的, 第=刻製程可為-乾絲刻製程,或使用如含氫氟酸之合錄 為ϋ刻液所進行之濕式_製程。 辟填溝製程。於此’可視需要先選擇性包含於溝渠内 '乳化層,亦即襯底氧化層(Hneroxide)。以下將以形 成此-料化層為例進行說明。㈣而言,参考⑽圖,先進行 10 200901368
如熱氧化處理之合宜製程(但不以此為限)於溝渠内壁形成一 襯錢化層215。續参第6B圖,利„宜沈積法將介電材料(例 如乳化梦’但不以此為限)沈積於基板2()7上並覆蓋溝渠叫之 開口’以形成一第二介電層217。其中,於沈積介電材料之過程中, 由於溝渠211腰部處的寬度較小,沈積於溝渠211内壁上之介電 材料將逐漸於腰部處相接觸,並封閉溝渠2ιι下部。如此,將於 溝渠2U下部形成一包覆於内之空孔219。以第二介電層217為氧 化石夕層為例,可使用高密度電毁化學氣相沈積(High density plasma CVD)製程以形成第二介電層217,但亦可藉由例如使用了咖之 低壓化學氣相沈積法、使用臭氧/TE〇s之半大氣壓化學氣相沈精 、(semi-AtmospheriePre贿eCVD)、或其他適宜之化學氣相沈積 法以提供第二介電層217。 参考第6C圓,當封閉溝渠211下部之後,溝渠2n上部將可視 為-具有較小深寬比之-小絲。填溝製程持續進行,由於溝渠 211上部具有較小深寬比,因此溝^ 2n上部將具有較佳之填溝品 質’其内將不會產生不必要之孔洞。如此,於填溝製程完成後, 第-介電層217將覆蓋溝渠211之開口且於溝渠211内部形成一 可供釋放應力之空孔219。最後参考第613圖,對填溝完成之基板 207進行如化學機械研磨製程以移除多餘之第二介電層217,再進 行如濕式蝕刻之合宜蝕刻製程,移除墊氧化層2〇3及墊氮化層 205,完成淺溝渠隔離製程。 依據上述步驟,可於基材2G1中所形成—淺溝渠隔離結構。亦 即於基材201中存在一 溝渠211,其具有一較其開口處之寬度狹窄 11 200901368 之腰部。一介電材料(亦即 之間口。而-空孔2]9财 介電層2ί7)覆於溝渠叫 工札則存於溝渠2】】,甘〜 綜上所述,本發明藉由使 目、 、置係低於該腰部。 使溝渠具有一較溝;E ^彳+办 手段,可有效於溝渠下部开4 ^木開口狹窄之腰部之 丹木卜4形成一空孔, 之上部具有較佳之填溝1 η /供釋放應力,並使溝渠 具溝。口質,不致於淺溝渠隔 凹洞,避免字元線間的短路之問題。hi構之表面形成 上述實施例僅為例示性說 本發明之技術特η,而t 之原理及其功效’以及闡釋 本技衍者之人1用於限制本發明之保護範嘴。任何熟悉 不違背本發明之技術原理及精神的情況 圍因/二、之改變或均等性之安排均屬於本發明所主張之範 圍。因此,本發明之權利保護範圍應如後述之申請專利範圍所列。 【圖式簡單說明】 第1A至1E圖係習知形成淺溝渠隔離之步驟示意圖; G意圖;圖係¥知形成淺溝渠隔離之步驟中形成-有害之孔洞示 圖;以及圖係驾知淺溝渠隔離之表面形成一有害之凹洞示意 渠隔離之步驟 示』ί至6〇圖係本發明形成具有合宜孔洞之淺溝 號說明 【主要元件符 12 200901368 11、201 基材 13 ' 203 15 、 205 墊氮化層 17 、 209 19 、 211 溝渠 21 ' 215 23 氧化矽 25 、 219 27 凹洞 207 213 第一介電層 217 塾氧化層 圖案化光阻層 襯底氧化層 空孔 基板 第二介電層
U 13
Claims (1)
- 200901368 Ο 、申請專利範圍: -種形成淺溝渠隔離結構之方法,包含: 提供一基板; 於該基板上形成—上寬下窄H 形成一第一介電層,以覆蓋該溝渠内 施行-第-钱刻製程 I 渠内壁後退; 未被該第—介電層覆蓋之溝 移除該第一介電層;以及 形成一第二介電層⑽蓋„渠並於料_形成一空 2. 3. 4. 孔 如凊求項1之方法 氧化層及墊氮化層。 如請求項1之方法 施行一非共形沈積。 如請求項3之方法, Ο 5. ’其令該基板由下而上依序包含基材、墊 其中該形成該第-介電層之步驟係包含 電漿輔助化學氣相沉^中該施行該非共形沈積係包含施行一 燒所進行之化之學Hi積中該非共形沈積係一使用四乙氧基石夕 如請求項j夕士、+ (NH⑽、 中該第—敍刻製程係採用-含气欢 (nh4〇h)之第—μ㈣。 風水 如請求項6 > *·,丄 u 声 、 /,八中該第一蝕刻製程係於攝 度(C)間施行。 辦八55至75 -:=1之方法,更包含於該第-蝕刻製程之前進行楚 —蝕刻製程,以移除位於、,鳌泪Λ y ⑴進仃一第 移除位於溝木内、但不在該溝渠 14 8. 200901368 該第一介電層。 9. 如請求項8之方法,立中$楚_ 酸之-第二银刻液。、"第一钱刻製程係採用—包含氫氣 10. 如請求項i之方法,其中該 乾式姓刻操作。 I亥弟™介電層步驟係包含一 U·如請求項!之方法,其中該 用一含矛、該第一介電層步驟係包含使 12 第三_液所進行之_操作。 12,如钿求項丨之方法,其中該 進订1密度《化學氣相_。 f匕3 13.如請求項丨之方法, 含於該溝渠之内壁上形成:“介電層之墙更包 :::=Γ之方法’其中該第一介電層係為-氧化層。 ^、1之方法,其中該第-介電層於該基板上之厚产為 10至30奈米(nm)。 予度為 …法,其,該第一介電層於該基板上之厚度為 至25奈米(nm )。 月求項1之方法,其中該第二介電層係為—氧化層。 8· 一種淺溝渠隔離結構,包含: ~基板; —溝渠設於該基板中, 其中’該溝渠具有—較其開口處之寬度狹窄之腰部. —第二介電材料覆於該溝渠開口;以及 ~空孔存於該溝渠内。 15 200901368 Ο Ο 19. 如請求項18之淺溝渠隔離結構,其中該基板由下而上依序包 含基材、墊氧化層及墊氮化層。 20. 如請求項19之淺溝渠隔離結構,其中該墊氧化層及該墊氮化 層之總厚度為80至2〇〇奈米(ηπι)。 如明求項19之淺溝渠隔離結構,其中該塾氧化層及該塾氮化 層之總厚度為90至120奈米(nm)。 如請求们9之淺溝渠隔離結構,其中該溝渠之深度自該基材 表面至該溝渠之底部為200至300奈米(_)。 =求項19之淺溝渠隔離結構,其中該溝渠之深度自該基材 表面至該溝渠之底部為酬至㈣奈米Um)。 .如請求項18之淺溝渠隔離結 氧化材料。 構其中该第二介電材料係為一 25.如請求項18之淺溝渠隔離 腰部。 ^中工孔之位置係低於該 26·如請求項18之淺溝渠隔離 一氧化層。 八中该溝渠之内壁上更包含 21 22. 23 24 16
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW096122740A TW200901368A (en) | 2007-06-23 | 2007-06-23 | Shallow trench isolation structure and method for forming thereof |
US11/864,037 US20080318392A1 (en) | 2007-06-23 | 2007-09-28 | Shallow trench isolation structure and method for forming the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW096122740A TW200901368A (en) | 2007-06-23 | 2007-06-23 | Shallow trench isolation structure and method for forming thereof |
Publications (1)
Publication Number | Publication Date |
---|---|
TW200901368A true TW200901368A (en) | 2009-01-01 |
Family
ID=40136924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW096122740A TW200901368A (en) | 2007-06-23 | 2007-06-23 | Shallow trench isolation structure and method for forming thereof |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080318392A1 (zh) |
TW (1) | TW200901368A (zh) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7786016B2 (en) * | 2007-01-11 | 2010-08-31 | Micron Technology, Inc. | Methods of uniformly removing silicon oxide and a method of removing a sacrificial oxide |
US8252194B2 (en) | 2008-05-02 | 2012-08-28 | Micron Technology, Inc. | Methods of removing silicon oxide |
US8957482B2 (en) | 2009-03-31 | 2015-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical fuse and related applications |
US8912602B2 (en) | 2009-04-14 | 2014-12-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
US8461015B2 (en) * | 2009-07-08 | 2013-06-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | STI structure and method of forming bottom void in same |
US8623728B2 (en) | 2009-07-28 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high germanium concentration SiGe stressor |
US8440517B2 (en) | 2010-10-13 | 2013-05-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET and method of fabricating the same |
US8980719B2 (en) | 2010-04-28 | 2015-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for doping fin field-effect transistors |
US8298925B2 (en) | 2010-11-08 | 2012-10-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming ultra shallow junction |
US8759943B2 (en) | 2010-10-08 | 2014-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor having notched fin structure and method of making the same |
US8482073B2 (en) | 2010-03-25 | 2013-07-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit including FINFETs and methods for forming the same |
US8629478B2 (en) | 2009-07-31 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure for high mobility multiple-gate transistor |
US8264032B2 (en) | 2009-09-01 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Accumulation type FinFET, circuits and fabrication method thereof |
US8497528B2 (en) | 2010-05-06 | 2013-07-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a strained structure |
US9484462B2 (en) | 2009-09-24 | 2016-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of fin field effect transistor |
US8472227B2 (en) | 2010-01-27 | 2013-06-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuits and methods for forming the same |
US9112052B2 (en) | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
US9040393B2 (en) | 2010-01-14 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor structure |
US8603924B2 (en) | 2010-10-19 | 2013-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of forming gate dielectric material |
US8769446B2 (en) | 2010-11-12 | 2014-07-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and device for increasing fin device density for unaligned fins |
US8877602B2 (en) | 2011-01-25 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms of doping oxide for forming shallow trench isolation |
US8592915B2 (en) | 2011-01-25 | 2013-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doped oxide for shallow trench isolation (STI) |
US8598675B2 (en) | 2011-02-10 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Isolation structure profile for gap filling |
US8431453B2 (en) | 2011-03-31 | 2013-04-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure |
US20130187159A1 (en) | 2012-01-23 | 2013-07-25 | Infineon Technologies Ag | Integrated circuit and method of forming an integrated circuit |
JP6154582B2 (ja) * | 2012-06-14 | 2017-06-28 | ラピスセミコンダクタ株式会社 | 半導体装置およびその製造方法 |
KR102057340B1 (ko) | 2013-03-29 | 2019-12-19 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 제조방법 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043408A (ja) * | 2000-07-28 | 2002-02-08 | Nec Kansai Ltd | 半導体装置の製造方法 |
KR100518587B1 (ko) * | 2003-07-29 | 2005-10-04 | 삼성전자주식회사 | 얕은 트렌치 소자 분리 구조의 제조 방법 및 얕은 트렌치소자 분리 구조를 포함하는 미세 전자 소자 |
US7176138B2 (en) * | 2004-10-21 | 2007-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selective nitride liner formation for shallow trench isolation |
US20070224775A1 (en) * | 2006-03-27 | 2007-09-27 | Nick Lindert | Trench isolation structure having an expanded portion thereof |
US7544548B2 (en) * | 2006-05-31 | 2009-06-09 | Freescale Semiconductor, Inc. | Trench liner for DSO integration |
US7709341B2 (en) * | 2006-06-02 | 2010-05-04 | Micron Technology, Inc. | Methods of shaping vertical single crystal silicon walls and resulting structures |
-
2007
- 2007-06-23 TW TW096122740A patent/TW200901368A/zh unknown
- 2007-09-28 US US11/864,037 patent/US20080318392A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080318392A1 (en) | 2008-12-25 |
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