TW200303028A - Magnetoresistive random access memory (MRAM ) cross-point array with reduced parasitic effects - Google Patents
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Description
200303028 ⑴ 狄.、發明說用 (發明說明應敘明:發明所屬之技#r領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明關於半導體記憶體裝置,特別關於磁組隨機存取 記憶體(MRAM)儲存裝置之交叉點陣列架構。 先前技術 半導體裝置已被廣泛電氣及電子應用中如電腦,細胞電 話,無線電及電視之積體電路中。一種特別型式之半導體 裝置為半導體存儲裝置,如隨機存取記憶體(RAM)及快速 記憶體。此等半導體儲存裝置利用一電荷以儲存資訊。 <最近半導體儲存裝置之發展涉及自旋電子技術,其係結 合傳統半導體技術與磁學之一技術。並非利用電荷以指出 二進制“ 1 ”或“0”之存在,而係利用電子之自旋。此一自旋 電子裝置之一例如磁阻隨機存取記憶體(MRAM)存儲裝 置,其包括配置在不同金屬層中之彼此垂直之導線。導線 交叉處稱為交叉點。垂直導線之間為一磁堆疊。磁堆疊置 於交叉點,夾在二導線之間。 流過一導線之電流在導線四週感應一磁場。感應之磁場 可將磁堆疊中之磁偶極子之方向對齊。右手定律可用以決 定由電流流過特別方向而感應之磁場之方向。右手定律為 本發明精於此技藝人士所熟知。 一不同電流流過其他導線感應另一磁場,並可再對齊磁 堆疊中磁場之極性。以“0”或“ 1”代表之二進制資訊以磁堆 疊中磁偶極子之不同對齊而存儲。流過一導線足夠強度之 電流足以破壞耦合至磁堆疊之内容。但,流經二導線之電 200303028 (2) 流必須性程式一特別磁堆疊。 磁堆疊中磁偶極子之對齊可改變磁轉 如一二進制“〇”儲存在磁堆疊中,磁堆 “ 1 ”之堆疊之相同堆疊之電阻不同。即 阻並決定儲存其中之邏輯值。 較佳為使用導線之長運行以使儲存蜜 可使較大儲存陣列及使架空區域最λΓ 置,如電流驅動器或散熱器。但長導線 電容,電感及電阻。使寄生效應降低, 寫入電流之準確控制,較長之導線,讀 功率消耗。 因為MRAM裝置與傳統半導體記憶體 引進設計及製造上之挑戰。因此有一需 架構之用以降低寄生效應。 發明内容 一方面,本發明提供一磁阻隨機存取 存單元架構包含一磁隧道結(MTJ),一 直之位元線在其交叉處將MTJ夾在其間 成平行走向與字線以介電層電隔離,及 線平行由另一介電層與位元線成電隔離 另一方面,本發明提供一架構供一磁 (MRAM)記憶體陣列,以交叉點陣列安 線及位元線,該記憶體陣列包含以交叉 個MRAM記憶體單元,每一 MRAM記憶爱
E疊之電阻。例如, 疊之電阻將與儲存 此偵出之磁疊之電 f度最大。該長導線 、以支援邏輯及裝 會引起寄生效應如 可實現以下利益: 取線之屏蔽及降低 之操作不同,彼等 要以供交叉點陣列 .記憶體(MRAM)儲 字線及一與字線垂 ,第一導線與字線 一第二導線與位元 〇 阻隨機存取記憶體 排並具有複數個字 點陣列安排之複數 I單元包含:一磁隨 200303028
(3) 道結(MTJ)包含第一及第二磁層由非磁層隔離,一字線及 一與子線垂直之位元線將MTJ夾在其交又點處,第一導線 與字線平行走向’由第一介電層自字線電分隔;及第二導 線與位元線平行走向由第一介電層與位元線成電分隔;其 中之MRAM記憶體單元之子組被組合一起並分享一共同 字線,MRAM記憶體單元之子組組合一起並分享一共同位 元線。 本發明提供數項優點’例如’使用本發明較佳實施例可 提供用以對齊磁堆疊之磁偶極子之電流之準確控制。準確 控制電流係屬可能’因寄生效應之降低,並可降低信號損 失。 本發明亦提供用讀取及寫入磁堆疊之導線之全長度。較 長長度之導線可有較大記憶體陣列’因而導致具有較大密 度之記憶體單元。 準此,讀取導線之屏蔽可使所用之讀取電流較低。由於 屏蔽而免除增加之雜音,因而減少讀取存取時間及讀取循 環時間可以獲得。較低之讀取電流導致降低之功率消耗。 此外,由於電隔離寫入電流同時維持A々憎a丄 T甘谷辱線中,而非 必須自讀取電流切換至寫入電流,如~拉ΘΙ·* a ^ a κ 般非電隔離架構一 樣,本發明可使讀取及寫入時間降低。 實施方式 以下討論如何製造及使用各實施例。但應瞭解本發明提 供之許多可應用之新穎觀念,其可併入廣泛特殊内容中。 所討論之特殊實施例僅係製作及使用本發明夕古、i 7义门<9不構 200303028 (4) 成對本發明之限制。 圖1說明具有以交叉點陣列安排之堆疊之習知技藝之 MRAM儲存裝置1〇〇。該裝置1〇0具有導線110及120以第一 及第二方向走向,及以如鋁或銅材料組成。一堆疊1 1 5係 在導線11 0上構成。 堆疊II5典型包含第一磁層125,一介電層13〇,及一第 二磁層135。磁層125及135可由材料如PtMn,CoFe,Ru, 及NiFe構成,而介電層130則由Ah〇3構成。該第一磁層ι25 常被稱為硬磁層(或硬層),而第二磁層1 3 5則被稱為軟磁 層(或軟層)。軟磁層有時稱為易磁層。磁堆疊則稱為1 1 5 一般稱為磁隨道結(MTJ)。 與導線110在不同金屬化層中形成之導線12〇與導線11〇 之不同方向走向(如垂直),在堆疊U5上形成。該導線11〇 及120功能為儲存裝置1〇〇之字線及位元線。磁堆疊115之 層順序可相反,例如,硬層1 25在頂部,而軟層i 3 5在堆疊 1 1 5之底部。同理,字線及位元線可在堆疊i i 5之上或下部。 圖1亦顯示堆疊115之組成。第一組17〇顯示享用共同導 線no之堆疊組,而第二組18〇顯示分享共同導線12〇之堆 豐組。一組之每一組顯示分享共同導線如字線或位元線之 磁堆疊。每一各別磁堆疊為二組之一部分;一組與磁堆疊 分旱一共同字線,而其他組與磁堆疊分享一共同位元線。 此一基本架構提供交叉點陣列之基礎。 參考圖2,一圖形說明圖1中之習知技藝之MRAM儲存裝 置之單一記憶體單元200之剖面圖。該堆疊包含第一層125 200303028
(5) 及第二磁層135,由位於導線no及! 20交點處之介電層ι3〇 所分隔。注意,記憶體單元200之圖形非合乎比例,亦不 欲解釋有關記憶體單元200之幾何形狀之資訊。 參考圖3 ’此圖形說明本發明較佳實施例之mraM儲存 裳置300之交叉點陣列架構。裝置3〇〇有導線31〇及320以第 一及第二方向走向。導線31〇及32〇之導電材料含如鋁或 銅。一磁堆疊315在導線310上形成。注意,裝置3〇〇之架 構與圖1中之裝置1〇〇相同,及可用相同材料製造。 位於導線310頂部為隔離導線345,其與導線31〇由介電 層340電隔離。一相似隔離導線355位於導線32〇之上, 由介電層350與導線320隔離。根據本發明之較佳實施例, 隔離之導線345及355在導線310及320上以平行方式走 向5及由導線材料如鋁或銅製成。較佳為,隔離導線3 4 5 係在金屬層内製造’該金屬層與含導線31〇及32〇之 金屬層不同。 根據本發明之較佳實施例,隔離之導線3 4 5及3 5 5係用以 寫入(對齊)磁堆疊,而導線31〇及320則用以讀取磁堆疊之 :容。隔+離導線345及3 55與導線31〇及32〇為電隔離,因此 口 ^知加不同電流及電壓於不同導線上。導線3 1 0及 系用以讀取堆疊之内容,因其為典型交叉點架構,如 圖1所示::^L & 士 ^ ^ 4 ^取磁堆疊之内容,施加一電壓,結果之 皮’取。磁堆疊内儲存之值導致不同之電流值。 乂康本發明較佳實施例,磁堆疊可根據其字線及位元線 之共同分享, 可、、且合在一起。例如,磁堆疊組3 70顯示分 -10- 200303028
(6) 享共同導線310之複數個磁堆疊。分享一共同導線320之磁 堆疊未示出,但在一實際M RAM列中將存在。根據共同分 享導線之磁堆疊各組與圖1顯示之各組相似。 參考圖4,一圖形說明圖3中之交叉點陣列MRAM儲存裝 置之單一記憶體單元400。以陣列方式之單一記憶體單元 400之重複係用以實施交叉點陣列MRAM儲存裝置。具有 電耦合字線之記憶體單元以分享字線結束,而具有電耦合 位元線之記憶體單元以分享位元線結束。 磁堆疊包含第一磁層325及第二磁層335,由位於導線對 310及320交又點之介電層330所電隔離。隔離之導線345 及3 55與導線對310及320成平行走向,並被介電層340及 350與導線310及320分隔。注意,記憶體單元400之圖形並 非成比例,及不欲解釋關於記憶體單元4 0 0之幾何形狀之 貨訊。 參考圖5,一圖形顯示一圖3之MRAM儲存裝置500之交 叉點陣列架構之理想平面圖,其具有本發明較佳實施例之 範例寫入電流,開關及電壓源。裝置5 00之特性為導線3 1 0 及320彼此垂直,及導線310及320之交叉點為磁堆疊315。 裝置500特性為第二組導線,稱為隔離導線345及355, 其與導線310及320分別成平行走向。隔離導線345及355 與導線310及320及磁堆疊315彼此成電隔離。導線310及 3 20及磁堆疊315成電隔離之意義為在隔離導線上之電流 及電壓與導線上電流及電壓不干擾。 根據本發明較佳實施例,隔離導線345及3 55之功能為寫 200303028 ⑺ 入字線345及寫入位線3 55,而導線310及32〇功能則為讀取 字線310及讀取位元線320,名子可互換之意義為導線345 可為位元線及反之亦然。隔離導線345及355用以提供足约 強度之寫入之電流以感應適當強度之磁場’以對齊(寫入) 夾在導線310與320交叉處之磁堆豐315之磁偶極子。導線 3 1 0及3 20獨特用以偵測磁堆疊3 1 5之對齊以決定其中儲存 之邏輯值。 電流源510耦合至寫入字線345及提供一足夠大之電流 (當與寫入位元線3 5 5結合時)以對齊磁堆疊3 1 5之磁偶極 子,流經寫入字線3 4 5。電壓降5 2 0提供施加任何隨意電壓 位準於寫入字線之一端之一項選擇。此外,根據本發明較 佳實施例,在寫入字線之一侧不需要切換裝置,因其已在 共同使用之交叉點陣列架構中。此外,寫入字線可永久固 定在共同電位上。 介電層340及350(圖5中未示出)位於隔離之導線345, 355與導線310,3 2〇之間,可有效的隔離導線310,320與 隔離導線345,355。由於電隔離,隔離導線345,355所受 之寄生效應如電容,電感及電阻較導線3 1 0,3 2 0所受者為 小。自導線3 10,320引起之效應與磁堆疊實際接觸。因寄 生效應代表信號損失,隔離導線3 4 5及3 5 5所載負之電流可 保持恆定不變於全隔離之導線。因此,加在隔離導線一端 之電流將出現在另一端,而未受到任何可見之損失。 信號損失之降低可使加在磁堆疊之寫入電流之較大準 確性。考慮一情況,當寫入電流由於寄生效應而遭遇大幅 200303028
⑻ 損失。此情況下,在理想磁堆疊之寫入電流可能為一較低 位準,之後,在導線之開始亦然。磁堆疊可能對一電流感 應之磁場強度甚為敏感之事實,在電流源足夠大之電流, 不見得在到達理想磁堆疊時足夠大。以不準確電流值使此 問題更為複雜,即當電流之強度太大而導致無意間對齊極 為敏感之磁偶極子。信號損失之降低導致一較大的寫入邊 際,意即一特別寫入電流可用以對大量磁堆疊,同時,降 低不慎改變未選擇之磁堆疊内容之可能性。因此,較佳為 降低用以載負寫入電流之導線上之損失。 降低由寄生效應引起之損失亦可導致較長之隔離導線 運行長度。以較小之損失,導線長度可較長,及可提供滿 足之性能位準。較長之導線亦可使記憶體單元陣列密度較 大,因而可經由降低支援邏輯及裝置數目,如電流源及散 熱器及電壓降等而增加記憶體效率。 位於導線上用以讀取磁堆疊之隔離導線之存在之功能 亦作為讀取線之干擾屏蔽。該屏蔽可使MRAM儲存單元在 雜音環境中使用,而不必增加讀取線上之電壓位準。此 外5增加之屏蔽可使讀取線之電壓為較低位準。降低電壓 位準可因為較短之信號升起及下降,導致較低功率消耗及 較快性能。此外較小電壓位準需要較小電壓源,可使電厪 源容易置於陣列之週邊電路。 自讀取線與寫入線隔離亦可使自寫入作業至讀取作業 之迅速切換時及反之亦然。在習知技藝之交叉點陣列架構 (圖1)中,當未實施作業時(無讀取或寫入),約〇·5 V之靜止 -13 - 200303028
(9) 電壓可維持在字線及位元線上。當希望寫入作業時,適當 寫入電流加至該線。電流之施加將立即引起線上之足夠之 電壓降(約L0 V)。當寫入作業完成,必須等待電壓降返回 至靜態位準。 本發明之不相交架構可防止此舉之發生,因為靜態電壓 可維持在讀取線上,而寫入電流可加在寫入線而不干擾讀 取線上之電壓。因此,不需時間使電壓位準降至靜態位 準,讀取作業在寫入作業之後立可實施。 在某些記憶體儲存裝置中,内交點陣列必須分段。本發 明可利用小電晶體而容易分段内陣列。電晶體尺寸可甚 小,因流過内陣列之讀取電流甚小。傳統交叉點陣列架構 需要大電晶體,因為流經陣列之較大寫入電流。利用小電 晶體可使一記憶體單元有一較密包裝,導致記憶體儲存裝 置之全尺寸減小。 本發明已以說明性實施例敘述如上,此說明無意構成限 制意義。精於此技藝人士在參考說明性實施例之各修改及 組合後當屬更為明顯。本發明申請專利範圍擬涵蓋該修改 及實施例。 圖式簡單說明 本發明以上特性可自以下之說明及配合圖式而更為瞭 解,圖中: 圖1說明具有以陣列安排之磁堆疊之MR AM儲存裝置之 立體圖; 圖2說明圖1之習知技藝MR AM儲存裝置之單一記憶體 -14· 200303028 (10) 單元之詳細剖面圖; 圖3說明本發明較佳實施例交叉點陣歹 之立體圖; 圖4說明圖3之交又點陣列MRAM儲存 圖;及 圖5說明圖3之交叉點陣列MRAM儲存j 明較佳實施例之範例寫入電流開關,及, 圖。 圖式代表符號說明
MRAM儲存裝置 裝置之詳細剖面 L置,並具有本發 壓源之理想平面 100 MRAM儲存裝置 110 導線 120 導線 125 第一磁層 130 介電層 115 磁層 170 第一組 180 第二組 300 MRAM儲存裝置 3 10 導線 3 15 磁堆疊 320 導線 350 介電層 345 , 355 導線 340 介電層 200303028 ⑼ 370 組 400 記憶體單元 500 MRAM儲存裝置 5 10 電流源 520 電壓降 200 記憶體單元
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Claims (1)
- 200303028 拾、申讀專利範圍 1. 一種磁阻隨機存取記憶體(MRAM)儲存裝置,包含: 一種MRAM記憶體單元包含一磁隧道結(MTJ),一字 線及一與字線成垂直之位元線,將MTJ夾在其交叉處, MRAM記憶體單元能磁性儲存一值; 一第一導線與字線成平行走向,以第一介電層與字線 電隔離; 一第二導線與位元線平行走向,以第二介電層與位元 線電隔離。 2. 如申請專利範圍第1項之儲存裝置,其中該第一導線係 近在字線之第一側,其與第二側不同,其與MTJ接觸, 而第一侧與第二側為相對。. 3。 如申請專利範圍第1項之儲存裝置,其中該第二導線係 建在位元線之第一側,其與第二側不同,其係與MTJ接 觸,第一側與第二側相對。 4。 如申請專利範圍第1項之儲存裝置,該第一及第二導線 為彼此垂直。 1如申請專利範圍第1項之儲存裝置,該第一及第二導線 係建於不同金屬層中。 6. 如申請專利範圍第1項之儲存裝置,該字線及第一導線 係建在不同金屬層中。 7. 如申請專利範圍第1項之儲存裝置,該位元線及第二導 線係建在不同金屬層中。 8. 如申請專利範圍第1項之儲存裝置,其中該MTJ包含第 一磁層及第二磁層,以一非磁層分隔。 2003030289. 如申請專利範圍第1項之儲存裝置,其中該字線及位元 線用以磁性讀取Μ T J中儲存之值。 10. 如申請專利範圍第9項之儲存裝置,其中一電壓加在字 線及位元線,一電流被感測出以決定Μ T J中儲存之值。 11. 如申請專利範圍第1項之儲存裝置,其中該第一及第二 導線係用以磁性寫入儲存於MTJ中之值。 12. 如申請專利範圍第1 1項之儲存裝置,其中該加在第一導 線之第一電流及加在第二導線之第二電流,感應一足夠 強度之磁場以對齊MTJ中之偶極子(dipoles)。 13. 如申請專利範圍第12項之儲存裝置,其中該加在第一及 第二導線之電流以寫入一值至MTJ,可與加在字線及位 元線之電壓以讀取儲存於MTJ中之值同時發生。 14. 如申請專利範圍第1 3項之儲存裝置,其中該讀取作業必 須等到寫入作業完成後開始。 15. 如申請專利範圍第1項之儲存裝置,其中該位於共同字 線上之每一 MRAM記憶體單元分享第一導線。 16. 如申請專利範圍第1項之儲存裝置,其中該位於一共同 位元線上之每一 MRAM記憶體單元亦分享一共同一第 二共同導線。 17. —種以交叉點陣列安排及具有複數個字線及位元線之 磁阻隨機存取記憶體(MRAM)記憶體陣列,該記憶體陣 列包含複數個以交叉點陣列安排之MRAM記憶體單 元,每一 MRAM記憶體單元包含: 一磁随道結(Μ T J ),包含第一及第二磁層,以非磁層 200303028分隔,一字線與一與字線垂直之位元線將MTJ夾在其交 叉處; 第一導線與字線平行走向線以第一介電層電隔離; 第二導線與位元線成平行走向,以第二介電層與位元 線電隔離;及 其中該MRAM記憶體單元之子組被組在一起,並分享 一共同字線,該MRAM記憶體之子組被組在一起及分享 一共同位元線。 18. 如申請專利範圍第17項之磁組隨機存取記體(MRAM)記 憶體陣列,其中該靜態電壓維持在共同位元線上及共同 寫入線上,當維持靜態電壓時,一寫入電流可加在平行 導線上。 19. 如申請專利範圍第17項之磁阻隨機存取記憶體(MRAM) 記憶體陣列,其中該共同位元線及共同字線為分組。 20. 如申請專利範圍第19項之磁組隨機存取記憶體(MRAM) 記憶體陣列,其中平行之導線為未分組。 21. —種電路,包含如申請專利範圍第1項之一 MRAM儲存 裝置。 22.—種電子裝置,包含如申請專利範圍第1項之MRAM儲
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