JP2003338610A - マグネティックｒａｍ - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract
(57)【要約】
【課題】 素子の高集積化が容易で、製造工程を単純化
させることができるMRAMを提供すること。 【解決手段】 ソース／ドレイン領域６２，６３、及び
ワードラインとなるゲート電極６４が形成された基板６
１と、領域６２，６３の上面に各々形成されたコンタク
ト６７，６９と、プラグ７５を介してコンタクト６７と
電気的に接続された共通ライン７９と、プラグ７７を介
してコンタクト６９と電気的に接続されたメタルライン
８１と、プラグ８７を介してメタルライン８１と電気的
に接続され、共通ライン７９上方の領域までオーバラッ
プするように形成された接続膜８９と、共通ライン７９
上方の領域における接続膜８９上面に形成されたMTJ素
子９９と、その上面に形成されたビットライン１０３と
を具備し、共通ライン７９は、データリードの場合には
グラウンドレベルの電圧が印加され、データライトの場
合には一定量の電流が供給される構成とする。
させることができるMRAMを提供すること。 【解決手段】 ソース／ドレイン領域６２，６３、及び
ワードラインとなるゲート電極６４が形成された基板６
１と、領域６２，６３の上面に各々形成されたコンタク
ト６７，６９と、プラグ７５を介してコンタクト６７と
電気的に接続された共通ライン７９と、プラグ７７を介
してコンタクト６９と電気的に接続されたメタルライン
８１と、プラグ８７を介してメタルライン８１と電気的
に接続され、共通ライン７９上方の領域までオーバラッ
プするように形成された接続膜８９と、共通ライン７９
上方の領域における接続膜８９上面に形成されたMTJ素
子９９と、その上面に形成されたビットライン１０３と
を具備し、共通ライン７９は、データリードの場合には
グラウンドレベルの電圧が印加され、データライトの場
合には一定量の電流が供給される構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、マグネティックRA
M（magnetic RAM：以下、MRAMと記す）に関し、特にラ
イトライン（Write line）をグラウンドラインと共通に
使用してセルの大きさを減少させ、MRAM素子の高集積化
を可能にするMRAMに関する。
M（magnetic RAM：以下、MRAMと記す）に関し、特にラ
イトライン（Write line）をグラウンドラインと共通に
使用してセルの大きさを減少させ、MRAM素子の高集積化
を可能にするMRAMに関する。
【０００２】
【従来の技術】近年、半導体メモリ製造企業等の研究機
関により次世代記憶素子の一つとして、強磁性体物質を
利用するMRAMの開発が進められている。
関により次世代記憶素子の一つとして、強磁性体物質を
利用するMRAMの開発が進められている。
【０００３】MRAMは、多層に形成された強磁性薄膜を備
え、各薄膜の磁化方向に起因する電気特性の変化を感知
することにより情報を読み書きすることができる記憶素
子である。該素子を構成する磁性薄膜固有の特性を利用
することにより、動作速度の高速化、低消費電力、及び
高集積化を可能にする素子として、また、フラッシュメ
モリのように不揮発性メモリ動作が可能な素子として実
用化が期待されている。
え、各薄膜の磁化方向に起因する電気特性の変化を感知
することにより情報を読み書きすることができる記憶素
子である。該素子を構成する磁性薄膜固有の特性を利用
することにより、動作速度の高速化、低消費電力、及び
高集積化を可能にする素子として、また、フラッシュメ
モリのように不揮発性メモリ動作が可能な素子として実
用化が期待されている。
【０００４】MRAMにおいては、スピンが電子の伝達現象
に多大な影響を及ぼすことになるが、このような特性を
メモリ素子に利用するための方法が幾つか提案されてい
る。
に多大な影響を及ぼすことになるが、このような特性を
メモリ素子に利用するための方法が幾つか提案されてい
る。
【０００５】第一に、巨大磁気抵抗（GMR）現象を利用
する方法がある。これは、非磁性層を挟む二つの磁性層
におけるスピンの方向が同じ場合と、異なる場合との間
で、その電気抵抗に差が出るという現象を利用する方法
であり、これによりGMR磁気メモリ素子を実現すること
ができる。
する方法がある。これは、非磁性層を挟む二つの磁性層
におけるスピンの方向が同じ場合と、異なる場合との間
で、その電気抵抗に差が出るという現象を利用する方法
であり、これによりGMR磁気メモリ素子を実現すること
ができる。
【０００６】第二に、スピン偏極磁気透過現象を利用す
る方法がある。これは、絶縁層を挟む二つの磁性層でス
ピン方向が同じ場合の方が、異なる場合より電流透過が
遙かによく起こるという現象を利用する方法であり、こ
れにより磁気透過接合メモリ素子を実現することができ
る。
る方法がある。これは、絶縁層を挟む二つの磁性層でス
ピン方向が同じ場合の方が、異なる場合より電流透過が
遙かによく起こるという現象を利用する方法であり、こ
れにより磁気透過接合メモリ素子を実現することができ
る。
【０００７】しかし、MRAMに対する研究は未だ初期段階
にあり、主に多層磁性薄膜の形成についての研究が集中
的になされており、単位セル構造及び周辺感知回路等に
対する研究については、十分にはなされていない状況で
ある。
にあり、主に多層磁性薄膜の形成についての研究が集中
的になされており、単位セル構造及び周辺感知回路等に
対する研究については、十分にはなされていない状況で
ある。
【０００８】図１は、従来の技術に係るMRAMの構成を概
略的に示した断面図である。
略的に示した断面図である。
【０００９】図１に示されているように、従来の技術に
係るMRAMは、ｐ型の半導体基板１１上に形成された一つ
の電界効果トランジスタと一つのMTJ素子とで構成され
ている。以下にその詳細を説明する。
係るMRAMは、ｐ型の半導体基板１１上に形成された一つ
の電界効果トランジスタと一つのMTJ素子とで構成され
ている。以下にその詳細を説明する。
【００１０】基板１１の表層部にはN+領域として分割し
て形成されたソース領域１２とドレイン領域１３とが画
定されており、ソース領域１２の上面にはソースコンタ
クト１７が、ドレイン領域１３の上面にはドレインコン
タクト１９がそれぞれ形成されている。
て形成されたソース領域１２とドレイン領域１３とが画
定されており、ソース領域１２の上面にはソースコンタ
クト１７が、ドレイン領域１３の上面にはドレインコン
タクト１９がそれぞれ形成されている。
【００１１】また、ソースコンタクト１７及びドレイン
コンタクト１９は、共に第１層間絶縁膜２１内に形成さ
れており、ソースコンタクト１７とドレインコンタクト
１９との間には所定距離離隔されてゲート電極１５が形
成されている。ゲート電極１５の下部にはゲート酸化膜
１４が設けられている。
コンタクト１９は、共に第１層間絶縁膜２１内に形成さ
れており、ソースコンタクト１７とドレインコンタクト
１９との間には所定距離離隔されてゲート電極１５が形
成されている。ゲート電極１５の下部にはゲート酸化膜
１４が設けられている。
【００１２】ソースコンタクト１７とドレインコンタク
ト１９との上面には、それぞれ第１コンタクトプラグ２
５と第２コンタクトプラグ２７とが形成されており、第
１コンタクトプラグ２５と第２コンタクトプラグ２７と
は第２層間絶縁膜２３内に形成されている。
ト１９との上面には、それぞれ第１コンタクトプラグ２
５と第２コンタクトプラグ２７とが形成されており、第
１コンタクトプラグ２５と第２コンタクトプラグ２７と
は第２層間絶縁膜２３内に形成されている。
【００１３】第１コンタクトプラグ２５と第２コンタク
トプラグ２７との上面には、グラウンドライン２９とメ
タルライン３３とが各々形成されている。従って、グラ
ウンドライン２９とソースコンタクト１７とが第１コン
タクトプラグ２５を介して電気的に接続されており、メ
タルライン３３とドレインコンタクト１９とが第２コン
タクトプラグ２７を介して電気的に接続されている。
トプラグ２７との上面には、グラウンドライン２９とメ
タルライン３３とが各々形成されている。従って、グラ
ウンドライン２９とソースコンタクト１７とが第１コン
タクトプラグ２５を介して電気的に接続されており、メ
タルライン３３とドレインコンタクト１９とが第２コン
タクトプラグ２７を介して電気的に接続されている。
【００１４】また、グラウンドライン２９とメタルライ
ン３３との間には所定距離離隔されてライトライン３１
が形成されており、グラウンドライン２９、メタルライ
ン３３及びライトライン３１は共に第３層間絶縁膜３５
内に形成されている。
ン３３との間には所定距離離隔されてライトライン３１
が形成されており、グラウンドライン２９、メタルライ
ン３３及びライトライン３１は共に第３層間絶縁膜３５
内に形成されている。
【００１５】また、メタルライン３３の上面には第３コ
ンタクトプラグ３９が形成されており、第３コンタクト
プラグ３９は第４層間絶縁膜３７内に形成されている。
ンタクトプラグ３９が形成されており、第３コンタクト
プラグ３９は第４層間絶縁膜３７内に形成されている。
【００１６】また、第３コンタクトプラグ３９の上面に
は接続膜４１が、ライトライン３１上方の領域までオー
バラップされるように形成されており、接続膜４１は第
５層間絶縁膜４３内に形成されている。
は接続膜４１が、ライトライン３１上方の領域までオー
バラップされるように形成されており、接続膜４１は第
５層間絶縁膜４３内に形成されている。
【００１７】また、接続膜４１の上面にはMTJ素子５１
が形成されており、MTJ素子５１は第６層間絶縁膜５３
内に形成されている。MTJ素子５１は、固定強磁性層（P
innedferromagnetic）４５、トンネル障壁層（Tunnel b
arrier layer）４７及び自由強磁性層（free ferromagn
etic）４９が積層された構造となっている。MTJ素子５
１の上面にはビットライン５５が形成されている。
が形成されており、MTJ素子５１は第６層間絶縁膜５３
内に形成されている。MTJ素子５１は、固定強磁性層（P
innedferromagnetic）４５、トンネル障壁層（Tunnel b
arrier layer）４７及び自由強磁性層（free ferromagn
etic）４９が積層された構造となっている。MTJ素子５
１の上面にはビットライン５５が形成されている。
【００１８】上記のような構造のMRAMにおいては、ゲー
ト電極１５、即ちワードラインに電圧を印加してトラン
ジスタをターンオンさせた状態で、ビットライン５５に
流れる電流量をセンシングして素子に貯蔵されたデータ
をリードする。MTJ素子５１は自由強磁性層が磁化され
た方向によって電流量を調節するように動作するので、
電流量を基にデータがリードされる。
ト電極１５、即ちワードラインに電圧を印加してトラン
ジスタをターンオンさせた状態で、ビットライン５５に
流れる電流量をセンシングして素子に貯蔵されたデータ
をリードする。MTJ素子５１は自由強磁性層が磁化され
た方向によって電流量を調節するように動作するので、
電流量を基にデータがリードされる。
【００１９】一方、MTJ素子５１の磁化方向を制御する
ことによりデータをライトすることもできる。即ち、電
界効果トランジスタをオフさせておき、ライトライン３
１及びビットライン５５に電流を供給する。これによ
り、ライトライン３１及びビットライン５５に流れる電
流により磁場が発生し、自由強磁性層４９がこの磁場の
影響を受けるので、結果的にMTJ素子の磁化方向を制御
することができる。この際、ビットライン５５及びライ
トライン３１の二つの金属線が垂直に交差する地点のMT
Jセルを選択するために、両者に同時に電流を提供す
る、。
ことによりデータをライトすることもできる。即ち、電
界効果トランジスタをオフさせておき、ライトライン３
１及びビットライン５５に電流を供給する。これによ
り、ライトライン３１及びビットライン５５に流れる電
流により磁場が発生し、自由強磁性層４９がこの磁場の
影響を受けるので、結果的にMTJ素子の磁化方向を制御
することができる。この際、ビットライン５５及びライ
トライン３１の二つの金属線が垂直に交差する地点のMT
Jセルを選択するために、両者に同時に電流を提供す
る、。
【００２０】上述したような従来の技術に係るMRAMは、
MTJ素子にデータをライトするためのライトライン３１
を別途設ける必要があった。ライトライン３１はグラウ
ンドライン２９及びメタルライン３３と共に第３層間絶
縁膜３５内に形成されており、第３層間絶縁膜３５内で
所定距離離隔するための空間を確保しなければならず、
そのためMRAMセルのサイズが大きくなってしまうという
問題があった。
MTJ素子にデータをライトするためのライトライン３１
を別途設ける必要があった。ライトライン３１はグラウ
ンドライン２９及びメタルライン３３と共に第３層間絶
縁膜３５内に形成されており、第３層間絶縁膜３５内で
所定距離離隔するための空間を確保しなければならず、
そのためMRAMセルのサイズが大きくなってしまうという
問題があった。
【００２１】さらに、MRAMの製造工程においてライトラ
イン３１を形成するための工程を別途設ける必要があ
り、製造工程が複雑になってしまうという問題点があっ
た。
イン３１を形成するための工程を別途設ける必要があ
り、製造工程が複雑になってしまうという問題点があっ
た。
【００２２】
【発明が解決しようとする課題】本発明は、上記のよう
な従来技術の問題点を解消するためになされたものであ
り、ライトラインを別途形成する必要がなく、素子の高
集積化が容易で、製造工程を単純化させることができる
マグネティックRAMを提供することを目的としている。
な従来技術の問題点を解消するためになされたものであ
り、ライトラインを別途形成する必要がなく、素子の高
集積化が容易で、製造工程を単純化させることができる
マグネティックRAMを提供することを目的としている。
【００２３】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係るマグネティックRAMは、ソース領域、
ドレイン領域、及びワードラインとなるゲート電極が形
成された基板と、前記ソース領域及び前記ドレイン領域
の上面に各々形成されたソースコンタクト及びドレイン
コンタクトと、前記ソースコンタクト上面に形成された
第１コンタクトプラグを介して前記ソースコンタクトと
電気的に接続されるように形成された共通ラインと、前
記ドレインコンタクト上面に形成された第２コンタクト
プラグを介して前記ドレインコンタクトと電気的に接続
されるように形成されたメタルラインと、該メタルライ
ン上面に形成された第３コンタクトプラグを介して前記
メタルラインと電気的に接続され、前記共通ライン上方
の領域までオーバラップするように形成された接続膜
と、前記共通ライン上方の領域における前記接続膜上面
に形成されたMTJ素子と、該MTJ素子上面に形成されたビ
ットラインとを備え、前記共通ラインが、前記MTJ素子
に記録されたデータをリードする場合にはグラウンドレ
ベルの電圧が印加され、前記MTJ素子にデータを記録す
る場合には一定量の電流が供給される構成となっている
ことを特徴としている。
め、本発明に係るマグネティックRAMは、ソース領域、
ドレイン領域、及びワードラインとなるゲート電極が形
成された基板と、前記ソース領域及び前記ドレイン領域
の上面に各々形成されたソースコンタクト及びドレイン
コンタクトと、前記ソースコンタクト上面に形成された
第１コンタクトプラグを介して前記ソースコンタクトと
電気的に接続されるように形成された共通ラインと、前
記ドレインコンタクト上面に形成された第２コンタクト
プラグを介して前記ドレインコンタクトと電気的に接続
されるように形成されたメタルラインと、該メタルライ
ン上面に形成された第３コンタクトプラグを介して前記
メタルラインと電気的に接続され、前記共通ライン上方
の領域までオーバラップするように形成された接続膜
と、前記共通ライン上方の領域における前記接続膜上面
に形成されたMTJ素子と、該MTJ素子上面に形成されたビ
ットラインとを備え、前記共通ラインが、前記MTJ素子
に記録されたデータをリードする場合にはグラウンドレ
ベルの電圧が印加され、前記MTJ素子にデータを記録す
る場合には一定量の電流が供給される構成となっている
ことを特徴としている。
【００２４】ここで、前記共通ラインが、Al又はCuのい
ずれかの金属によって構成されていることが望ましい。
ずれかの金属によって構成されていることが望ましい。
【００２５】また、前記共通ラインが、4000A〜5000Aの
厚さを有するように形成されていることが望ましい。
厚さを有するように形成されていることが望ましい。
【００２６】一方、本発明に係る別のマグネティックRA
Mは、それぞれが一つのトランジスタ、及びそのドレイ
ン端子に接続された一つのMTJ素子を備える複数のMRAM
セルと、前記複数のMRAMセルの前記MTJ素子に接続され
た複数のビットラインと、前記複数のMRAMセルの前記ト
ランジスタのゲート端子に接続された複数のワードライ
ンと、前記トランジスタのソース端子に接続された複数
の共通ラインと、該複数の共通ラインのそれぞれの両端
に接続され、グラウンドレベルの電圧の供給をスイッチ
ングする複数の第１トランジスタ及び第２トランジスタ
と、前記複数の共通ラインのそれぞれの両端に接続さ
れ、前記複数の第１トランジスタ及び第２トランジスタ
と並列に配置された複数の第３トランジスタ及び第４ト
ランジスタと、該複数の第３トランジスタ及び第４トラ
ンジスタのそれぞれに接続され、電流を供給する複数の
カレントフォーシング回路とを備え、前記共通ライン
が、前記MTJ素子に記録されたデータをリードする場合
には、前記第１トランジスタ及び第２トランジスタがタ
ーンオンされてグラウンドレベルの電圧が印加され、前
記MTJ素子にデータを記録する場合には、前記第３トラ
ンジスタ及び第４トランジスタがターンオンされ、前記
カレントフォーシング回路から一定量の電流が供給され
る構成となっていることを特徴としている。
Mは、それぞれが一つのトランジスタ、及びそのドレイ
ン端子に接続された一つのMTJ素子を備える複数のMRAM
セルと、前記複数のMRAMセルの前記MTJ素子に接続され
た複数のビットラインと、前記複数のMRAMセルの前記ト
ランジスタのゲート端子に接続された複数のワードライ
ンと、前記トランジスタのソース端子に接続された複数
の共通ラインと、該複数の共通ラインのそれぞれの両端
に接続され、グラウンドレベルの電圧の供給をスイッチ
ングする複数の第１トランジスタ及び第２トランジスタ
と、前記複数の共通ラインのそれぞれの両端に接続さ
れ、前記複数の第１トランジスタ及び第２トランジスタ
と並列に配置された複数の第３トランジスタ及び第４ト
ランジスタと、該複数の第３トランジスタ及び第４トラ
ンジスタのそれぞれに接続され、電流を供給する複数の
カレントフォーシング回路とを備え、前記共通ライン
が、前記MTJ素子に記録されたデータをリードする場合
には、前記第１トランジスタ及び第２トランジスタがタ
ーンオンされてグラウンドレベルの電圧が印加され、前
記MTJ素子にデータを記録する場合には、前記第３トラ
ンジスタ及び第４トランジスタがターンオンされ、前記
カレントフォーシング回路から一定量の電流が供給され
る構成となっていることを特徴としている。
【００２７】本発明に係るマグネティックRAMは、共通
ラインとビットラインとを利用して、MTJ素子にデータ
を記録することができる構成としたものである。
ラインとビットラインとを利用して、MTJ素子にデータ
を記録することができる構成としたものである。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付した図面を参照しつつ詳細に説明する。
て、添付した図面を参照しつつ詳細に説明する。
【００２９】図２は、本発明の実施の形態に係るMRAMの
構成を概略的に示した断面図である。
構成を概略的に示した断面図である。
【００３０】図２に示されているように、本発明の実施
の形態に係るMRAMは、ｐ型の半導体基板６１上に形成さ
れた一つの電界効果トランジスタと一つのMTJ素子とで
構成されている。以下にその詳細を説明する。
の形態に係るMRAMは、ｐ型の半導体基板６１上に形成さ
れた一つの電界効果トランジスタと一つのMTJ素子とで
構成されている。以下にその詳細を説明する。
【００３１】基板６１上面にはＮ+領域として分割して
形成されたソース領域６２とドレイン領域６３とが画定
されており、ソース領域６２の上面にはソースコンタク
ト６７が、ドレイン領域６３の上面にはドレインコンタ
クト６９がそれぞれ形成されている。
形成されたソース領域６２とドレイン領域６３とが画定
されており、ソース領域６２の上面にはソースコンタク
ト６７が、ドレイン領域６３の上面にはドレインコンタ
クト６９がそれぞれ形成されている。
【００３２】また、ソースコンタクト６７及びドレイン
コンタクト６９は、共に第１層間絶縁膜７１内に形成さ
れており、ソースコンタクト６７とドレインコンタクト
６９との間には所定距離離隔されてゲート電極６５が形
成されている。ゲート電極６５の下部にはゲート酸化膜
６４が設けられている。
コンタクト６９は、共に第１層間絶縁膜７１内に形成さ
れており、ソースコンタクト６７とドレインコンタクト
６９との間には所定距離離隔されてゲート電極６５が形
成されている。ゲート電極６５の下部にはゲート酸化膜
６４が設けられている。
【００３３】ソースコンタクト６７とドレインコンタク
ト６９との上面には、それぞれ第１コンタクトプラグ７
５と第２コンタクトプラグ７７とが形成されており、第
１コンタクトプラグ７５と第２コンタクトプラグ７７と
は第２層間絶縁膜７３内に形成されている。
ト６９との上面には、それぞれ第１コンタクトプラグ７
５と第２コンタクトプラグ７７とが形成されており、第
１コンタクトプラグ７５と第２コンタクトプラグ７７と
は第２層間絶縁膜７３内に形成されている。
【００３４】第１コンタクトプラグ７５と第２コンタク
トプラグ７７との上面には、共通ライン７９とメタルラ
イン８１とが各々形成されている。従って、共通ライン
７９とソースコンタクト６７とが第１コンタクトプラグ
７５を介して電気的に接続されており、メタルライン８
１とドレインコンタクト６９とが第２コンタクトプラグ
７７を介して電気的に接続されている。
トプラグ７７との上面には、共通ライン７９とメタルラ
イン８１とが各々形成されている。従って、共通ライン
７９とソースコンタクト６７とが第１コンタクトプラグ
７５を介して電気的に接続されており、メタルライン８
１とドレインコンタクト６９とが第２コンタクトプラグ
７７を介して電気的に接続されている。
【００３５】共通ライン７９は、Cu、Alのような導電性
の高い金属によって構成され、4000〜5000A程度の厚さ
を有するように形成されることが望ましい。共通ライン
７９及びメタルライン８１は共に第３層間絶縁膜８３内
に形成されている。
の高い金属によって構成され、4000〜5000A程度の厚さ
を有するように形成されることが望ましい。共通ライン
７９及びメタルライン８１は共に第３層間絶縁膜８３内
に形成されている。
【００３６】また、メタルライン８１の上面には、第３
コンタクトプラグ８７が形成されており、第３コンタク
トプラグ８７は第４層間絶縁膜８５内に形成されてい
る。
コンタクトプラグ８７が形成されており、第３コンタク
トプラグ８７は第４層間絶縁膜８５内に形成されてい
る。
【００３７】また、第３コンタクトプラグ８７の上面に
は接続膜８９が、共通ライン７９上方の領域までオーバ
ラップするように形成されており、接続膜８９は第５層
間絶縁膜９１内に形成されている。
は接続膜８９が、共通ライン７９上方の領域までオーバ
ラップするように形成されており、接続膜８９は第５層
間絶縁膜９１内に形成されている。
【００３８】また、共通ライン７９上方の領域における
接続膜８９の上面にはMTJ素子９９が形成されており、M
TJ素子９９は第６層間絶縁膜１０１内に形成されてい
る。MTJ素子９９は、固定強磁性層（Pinned ferromagne
tic）９３、トンネル障壁層（Tunnel barrier layer）
９５及び自由強磁性層（free ferromagnetic）９７が積
層された構造となっている。MTJ素子９９の上面にはビ
ットライン１０３が形成されている。
接続膜８９の上面にはMTJ素子９９が形成されており、M
TJ素子９９は第６層間絶縁膜１０１内に形成されてい
る。MTJ素子９９は、固定強磁性層（Pinned ferromagne
tic）９３、トンネル障壁層（Tunnel barrier layer）
９５及び自由強磁性層（free ferromagnetic）９７が積
層された構造となっている。MTJ素子９９の上面にはビ
ットライン１０３が形成されている。
【００３９】MTJ素子９９において、固定強磁性層９３
は磁化方向が一方向へ固定されており、自由強磁性層９
７は電磁場の影響により磁化される方向が変更される。
自由強磁性層９７の磁化方向によって、MTJ素子９９は
“０”又は“１”の情報を記憶することができる。
は磁化方向が一方向へ固定されており、自由強磁性層９
７は電磁場の影響により磁化される方向が変更される。
自由強磁性層９７の磁化方向によって、MTJ素子９９は
“０”又は“１”の情報を記憶することができる。
【００４０】ここで、MTJ素子９９は共通ライン７９の
上面にオーバラップされるよう位置する。
上面にオーバラップされるよう位置する。
【００４１】以上のように、本発明の実施の形態に係る
MRAMは、ソース領域６２、ドレイン領域６３、及びワー
ドラインとなるゲート電極６５が形成された基板６１
と、ソース領域６２及びドレイン領域６３の上面に各々
形成されたソースコンタクト６７及びドレインコンタク
ト６９と、ソースコンタクト６７上面に形成された第１
コンタクトプラグ７５を介してソースコンタクト６７と
電気的に接続されるように形成された共通ライン７９
と、ドレインコンタクト６９上面に形成された第２コン
タクトプラグ７７を介してドレインコンタクト６９と電
気的に接続されるように形成されたメタルライン８１
と、メタルライン８１上面に形成された第３コンタクト
プラグ８７を介してメタルライン８１と電気的に接続さ
れ、共通ライン７９上方の領域までオーバラップするよ
うに形成された接続膜８９と、共通ライン７９上方の領
域における接続膜８９上面に形成されたMTJ素子９９
と、MTJ素子９９上面に形成されたビットライン１０３
とを備えている。
MRAMは、ソース領域６２、ドレイン領域６３、及びワー
ドラインとなるゲート電極６５が形成された基板６１
と、ソース領域６２及びドレイン領域６３の上面に各々
形成されたソースコンタクト６７及びドレインコンタク
ト６９と、ソースコンタクト６７上面に形成された第１
コンタクトプラグ７５を介してソースコンタクト６７と
電気的に接続されるように形成された共通ライン７９
と、ドレインコンタクト６９上面に形成された第２コン
タクトプラグ７７を介してドレインコンタクト６９と電
気的に接続されるように形成されたメタルライン８１
と、メタルライン８１上面に形成された第３コンタクト
プラグ８７を介してメタルライン８１と電気的に接続さ
れ、共通ライン７９上方の領域までオーバラップするよ
うに形成された接続膜８９と、共通ライン７９上方の領
域における接続膜８９上面に形成されたMTJ素子９９
と、MTJ素子９９上面に形成されたビットライン１０３
とを備えている。
【００４２】図３は、本発明の実施の形態に係るMRAMの
動作を説明するための回路図である。本発明の実施の形
態に係るMRAMでは、図２に示した断面構造を有するMRAM
セルXがマトリクス状に配列されており、図２に示した
ビットライン１０３で構成されるビットラインＢ／Ｌ
と、図２に示したゲート電極６５で構成されるワードラ
インＷ／Ｌとが交差して配列されており、各セルＸには
一つのトランジスタＴと一つのMTJ素子９９とが設けら
れている。
動作を説明するための回路図である。本発明の実施の形
態に係るMRAMでは、図２に示した断面構造を有するMRAM
セルXがマトリクス状に配列されており、図２に示した
ビットライン１０３で構成されるビットラインＢ／Ｌ
と、図２に示したゲート電極６５で構成されるワードラ
インＷ／Ｌとが交差して配列されており、各セルＸには
一つのトランジスタＴと一つのMTJ素子９９とが設けら
れている。
【００４３】図示のように、共通ライン７９はトランジ
スタＴのソース端子と接続され、且つMTJ素子９９の下
部を通過している。共通ライン７９の一端には第１トラ
ンジスタＡ、及び第３トランジスタＣが並列に接続され
ており、他端には第２トランジスタＢ、及び第４トラン
ジスタＤが並列に接続されている。そして、第１トラン
ジスタＡ、及び第２トランジスタＢは接地されており、
第３トランジスタＣ、及び第４トランジスタＤはカレン
トフォーシング回路（Current forcing circuit）１０
０に接続されている。
スタＴのソース端子と接続され、且つMTJ素子９９の下
部を通過している。共通ライン７９の一端には第１トラ
ンジスタＡ、及び第３トランジスタＣが並列に接続され
ており、他端には第２トランジスタＢ、及び第４トラン
ジスタＤが並列に接続されている。そして、第１トラン
ジスタＡ、及び第２トランジスタＢは接地されており、
第３トランジスタＣ、及び第４トランジスタＤはカレン
トフォーシング回路（Current forcing circuit）１０
０に接続されている。
【００４４】即ち、本発明の実施の形態に係るMRAMは、
それぞれが一つのトランジスタＴ、及びそのドレイン端
子に接続された一つのMTJ素子９９を備える複数のMRAM
セルＸと、複数のMRAMセルＸのMTJ素子９９に接続され
た複数のビットラインＢ／Ｌと、複数のMRAMセルＸのト
ランジスタＴのゲート端子に接続された複数のワードラ
インＷ／Ｌと、トランジスタＴのソース端子に接続され
た複数の共通ライン７９と、複数の共通ライン７９のそ
れぞれの両端に接続され、グラウンドレベルの電圧の供
給をスイッチングする複数の第１トランジスタＡ及び第
２トランジスタＢと、複数の共通ライン７９のそれぞれ
の両端に接続され、複数の第１トランジスタＡ及び第２
トランジスタＢと並列に配置された複数の第３トランジ
スタＣ及び第４トランジスタＤと、複数の第３トランジ
スタＣ及び第４トランジスタＤのそれぞれに接続され、
電流を供給する複数のカレントフォーシング回路１００
とを備えている。
それぞれが一つのトランジスタＴ、及びそのドレイン端
子に接続された一つのMTJ素子９９を備える複数のMRAM
セルＸと、複数のMRAMセルＸのMTJ素子９９に接続され
た複数のビットラインＢ／Ｌと、複数のMRAMセルＸのト
ランジスタＴのゲート端子に接続された複数のワードラ
インＷ／Ｌと、トランジスタＴのソース端子に接続され
た複数の共通ライン７９と、複数の共通ライン７９のそ
れぞれの両端に接続され、グラウンドレベルの電圧の供
給をスイッチングする複数の第１トランジスタＡ及び第
２トランジスタＢと、複数の共通ライン７９のそれぞれ
の両端に接続され、複数の第１トランジスタＡ及び第２
トランジスタＢと並列に配置された複数の第３トランジ
スタＣ及び第４トランジスタＤと、複数の第３トランジ
スタＣ及び第４トランジスタＤのそれぞれに接続され、
電流を供給する複数のカレントフォーシング回路１００
とを備えている。
【００４５】ここで、MTJ素子９９は可変抵抗素子とし
て示されており、このような可変抵抗素子としては、MT
Jセル、AMR、GMR、スピンバルブ（spin valve）、強磁
性体／金属・半導体ハイブリッド構造、III−Ｖ族磁性
半導体複合構造、金属（準金属）／半導体複合構造、CM
R（Colossal Magneto−Resistance）等のような磁化又
は磁性の変化により抵抗値が変化する全ての種類の磁気
抵抗素子、電気信号による物質相変換に伴い抵抗値が変
化する相変換素子などを適用することができる。
て示されており、このような可変抵抗素子としては、MT
Jセル、AMR、GMR、スピンバルブ（spin valve）、強磁
性体／金属・半導体ハイブリッド構造、III−Ｖ族磁性
半導体複合構造、金属（準金属）／半導体複合構造、CM
R（Colossal Magneto−Resistance）等のような磁化又
は磁性の変化により抵抗値が変化する全ての種類の磁気
抵抗素子、電気信号による物質相変換に伴い抵抗値が変
化する相変換素子などを適用することができる。
【００４６】次に図３において、１つのセルＸを選択し
てデータをリード及びライトする動作について説明す
る。
てデータをリード及びライトする動作について説明す
る。
【００４７】リード（read）動作では、ワードラインＷ
／ＬとビットラインＢ／Ｌとを利用して１つのセルＸを
選択し、ワードラインＷ／Ｌにゲート電圧を印加した
後、そのセルのソース端子とビットラインとの間に流れ
る電流をセンシングしてデータをリードする。
／ＬとビットラインＢ／Ｌとを利用して１つのセルＸを
選択し、ワードラインＷ／Ｌにゲート電圧を印加した
後、そのセルのソース端子とビットラインとの間に流れ
る電流をセンシングしてデータをリードする。
【００４８】そのため、このセルＸのソース端子が接地
される。具体的には、共通ライン７９両端の４つのトラ
ンジスタＡ、Ｂ、Ｃ、及びＤのうち、カレントフォーシ
ング回路１００に接続された第３トランジスタＣ、及び
第４トランジスタＤはターンオフされ、接地されている
第１トランジスタＡ、及び第２トランジスタＢはターン
オンされる。
される。具体的には、共通ライン７９両端の４つのトラ
ンジスタＡ、Ｂ、Ｃ、及びＤのうち、カレントフォーシ
ング回路１００に接続された第３トランジスタＣ、及び
第４トランジスタＤはターンオフされ、接地されている
第１トランジスタＡ、及び第２トランジスタＢはターン
オンされる。
【００４９】このようにして、ターンオンされた第１ト
ランジスタＡ、及び第２トランジスタＢを介して、その
セルＸのソース端子とビットラインＢ／Ｌとの間の、MT
J素子９９の抵抗変化に伴う電流量をセンシングする。
ランジスタＡ、及び第２トランジスタＢを介して、その
セルＸのソース端子とビットラインＢ／Ｌとの間の、MT
J素子９９の抵抗変化に伴う電流量をセンシングする。
【００５０】ライト（write）動作では、ワードライン
Ｗ／ＬとビットラインＢ／Ｌとを利用して１つのセルＸ
を選択し、共通ライン７９に電流を供給して、ビットラ
インＢ／Ｌに供給する電流量に応じてそのセルＸのMTJ
素子９９を特定方向へ磁化させることによりデータをラ
イトする。
Ｗ／ＬとビットラインＢ／Ｌとを利用して１つのセルＸ
を選択し、共通ライン７９に電流を供給して、ビットラ
インＢ／Ｌに供給する電流量に応じてそのセルＸのMTJ
素子９９を特定方向へ磁化させることによりデータをラ
イトする。
【００５１】そのため、共通ライン７９の両端の第１ト
ランジスタＡ、及び第２トランジスタＢはターンオフさ
れ、第３トランジスタＣ、及び第４トランジスタＤはタ
ーンオンされる。これにより、カレントフォーシング回
路１００から供給される電流が共通ライン７９を流れ、
ビットラインＢ／Ｌに供給される電流によって、そのセ
ルのMTJ素子９９にデータがライトされる。
ランジスタＡ、及び第２トランジスタＢはターンオフさ
れ、第３トランジスタＣ、及び第４トランジスタＤはタ
ーンオンされる。これにより、カレントフォーシング回
路１００から供給される電流が共通ライン７９を流れ、
ビットラインＢ／Ｌに供給される電流によって、そのセ
ルのMTJ素子９９にデータがライトされる。
【００５２】このように本発明の実施の形態に係るMRAM
においては、共通ライン７９が、MTJ素子９９に記録さ
れたデータをリードする場合には、第１トランジスタＡ
及び第２トランジスタＢがターンオンされてグラウンド
レベルの電圧が印加され、MTJ素子９９にデータを記録
する場合には、第３トランジスタＣ及び第４トランジス
タＤがターンオンされ、カレントフォーシング回路１０
０から一定量の電流が供給される構成となっている。
においては、共通ライン７９が、MTJ素子９９に記録さ
れたデータをリードする場合には、第１トランジスタＡ
及び第２トランジスタＢがターンオンされてグラウンド
レベルの電圧が印加され、MTJ素子９９にデータを記録
する場合には、第３トランジスタＣ及び第４トランジス
タＤがターンオンされ、カレントフォーシング回路１０
０から一定量の電流が供給される構成となっている。
【００５３】以上、本発明の実施の形態について説明し
たが、本発明はマグネティックハードディスクヘッド
（magnetic hard disk head）やマグネティックセンサ
（magnetic sensor）のように磁場を検出する素子に応
用することもできる。
たが、本発明はマグネティックハードディスクヘッド
（magnetic hard disk head）やマグネティックセンサ
（magnetic sensor）のように磁場を検出する素子に応
用することもできる。
【００５４】
【発明の効果】本発明に係るMRAMによれば、共通ライン
を設け、該ラインを従来の技術に係るMRAMのグラウンド
ライン、及びデータをライトするためのライトラインと
して利用する構成とすることにより、ライトラインを別
途形成しなくてもよい。したがって、MRAMセルのマージ
ンが確保され、セルサイズの縮小が可能となり、素子の
高集積化が容易となる。また、製造工程を単純化させる
こともできる。
を設け、該ラインを従来の技術に係るMRAMのグラウンド
ライン、及びデータをライトするためのライトラインと
して利用する構成とすることにより、ライトラインを別
途形成しなくてもよい。したがって、MRAMセルのマージ
ンが確保され、セルサイズの縮小が可能となり、素子の
高集積化が容易となる。また、製造工程を単純化させる
こともできる。
【図１】 従来の技術に係るMRAMの構成を概略的に示し
た断面図である。
た断面図である。
【図２】 本発明の実施の形態に係るMRAMの構成を概略
的に示した断面図である。
的に示した断面図である。
【図３】 本発明の実施の形態に係るMRAMの動作を説明
するための回路図である。
するための回路図である。
６１ 基板
６２ ソース領域
６３ ドレイン領域
６４ ゲート酸化膜
６５ ゲート電極
６７ ソースコンタクト
６９ ドレインコンタクト
７１ 第１層間絶縁膜
７３ 第２層間絶縁膜
７５ 第１コンタクトプラグ
７７ 第２コンタクトプラグ
７９ 共通ライン
８１ メタルライン
８３ 第３層間絶縁膜
８５ 第４層間絶縁膜
８７ 第３コンタクトプラグ
８９ 接続膜
９１ 第５層間絶縁膜
９３ 固定強磁性層
９５ トンネル障壁層
９７ 自由強磁性層
９９ MTJ素子
１０１ 第６層間絶縁膜
１０３ ビットライン
フロントページの続き
(72)発明者 李 啓 南
大韓民国京畿道城南市盆唐区書▲ヒョン▼
洞 漢陽アパート305−401
(72)発明者 金 昌 錫
大韓民国京畿道利川市倉前洞49−１ 現代
アパート102−1207
(72)発明者 慶 憙
大韓民国京畿道城南市盆唐区亭子洞29 鮮
京ビラ115−202
Ｆターム(参考） 5F083 FZ10 MA06 MA19 NA08
Claims (4)
- 【請求項１】 ソース領域、ドレイン領域、及びワード
ラインとなるゲート電極が形成された基板と、 前記ソース領域及び前記ドレイン領域の上面に各々形成
されたソースコンタクト及びドレインコンタクトと、 前記ソースコンタクト上面に形成された第１コンタクト
プラグを介して前記ソースコンタクトと電気的に接続さ
れるように形成された共通ラインと、 前記ドレインコンタクト上面に形成された第２コンタク
トプラグを介して前記ドレインコンタクトと電気的に接
続されるように形成されたメタルラインと、 該メタルライン上面に形成された第３コンタクトプラグ
を介して前記メタルラインと電気的に接続され、前記共
通ライン上方の領域までオーバラップするように形成さ
れた接続膜と、 前記共通ライン上方の領域における前記接続膜上面に形
成されたMTJ素子と、 該MTJ素子上面に形成されたビットラインとを備え、 前記共通ラインが、前記MTJ素子に記録されたデータを
リードする場合にはグラウンドレベルの電圧が印加さ
れ、前記MTJ素子にデータを記録する場合には一定量の
電流が供給される構成となっていることを特徴とするマ
グネティックRAM。 - 【請求項２】 前記共通ラインが、Al又はCuのいずれか
の金属によって構成されていることを特徴とする請求項
１記載のマグネティックRAM。 - 【請求項３】 前記共通ラインが、4000A〜5000Aの厚さ
を有するように形成されていることを特徴とする請求項
１記載のマグネティックRAM。 - 【請求項４】 それぞれが一つのトランジスタ、及びそ
のドレイン端子に接続された一つのMTJ素子を備える複
数のMRAMセルと、 前記複数のMRAMセルの前記MTJ素子に接続された複数の
ビットラインと、 前記複数のMRAMセルの前記トランジスタのゲート端子に
接続された複数のワードラインと、 前記トランジスタのソース端子に接続された複数の共通
ラインと、 該複数の共通ラインのそれぞれの両端に接続され、グラ
ウンドレベルの電圧の供給をスイッチングする複数の第
１トランジスタ及び第２トランジスタと、 前記複数の共通ラインのそれぞれの両端に接続され、前
記複数の第１トランジスタ及び第２トランジスタと並列
に配置された複数の第３トランジスタ及び第４トランジ
スタと、 該複数の第３トランジスタ及び第４トランジスタのそれ
ぞれに接続され、電流を供給する複数のカレントフォー
シング回路とを備え、 前記共通ラインが、前記MTJ素子に記録されたデータを
リードする場合には、前記第１トランジスタ及び第２ト
ランジスタがターンオンされてグラウンドレベルの電圧
が印加され、前記MTJ素子にデータを記録する場合に
は、前記第３トランジスタ及び第４トランジスタがター
ンオンされ、前記カレントフォーシング回路から一定量
の電流が供給される構成となっていることを特徴とする
マグネティックRAM。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0027907A KR100448853B1 (ko) | 2002-05-20 | 2002-05-20 | 마그네틱 램 |
| KR2002-027907 | 2002-05-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003338610A true JP2003338610A (ja) | 2003-11-28 |
Family
ID=27786044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003006845A Pending JP2003338610A (ja) | 2002-05-20 | 2003-01-15 | マグネティックｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6839274B2 (ja) |
| JP (1) | JP2003338610A (ja) |
| KR (1) | KR100448853B1 (ja) |
| DE (1) | DE10261432A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101119160B1 (ko) * | 2008-04-01 | 2012-03-20 | 주식회사 하이닉스반도체 | 자기 메모리 셀 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434958B1 (ko) * | 2002-05-24 | 2004-06-11 | 주식회사 하이닉스반도체 | 마그네틱 램 |
| US7068533B2 (en) * | 2004-09-30 | 2006-06-27 | Infineon Technologies Ag | Resistive memory cell configuration and method for sensing resistance values |
| US7339813B2 (en) * | 2004-09-30 | 2008-03-04 | Sharp Laboratories Of America, Inc. | Complementary output resistive memory cell |
| KR100612878B1 (ko) | 2004-12-03 | 2006-08-14 | 삼성전자주식회사 | 자기 메모리 소자와 그 제조 및 동작방법 |
| KR100655438B1 (ko) * | 2005-08-25 | 2006-12-08 | 삼성전자주식회사 | 자기 기억 소자 및 그 형성 방법 |
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