SU966685A2 - Interface - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике и может найти применение, например, в качестве буферного устройства между двум  разноскоростными устройствами передачи информации.The invention relates to automation and computing and can be used, for example, as a buffer device between two different-rate information transfer devices.

По основному авт.св. № 913359 известно устройство дл  сопр жени , содержащее узел синхронизации и узел пам ти, включающий группу последовательно соединенных регистров, . включающих триггера информсщионных разр дов и триггер служебного разр да , элементы И и И-НЕ по числу регистров , причем информационный вход узла пам ти соединен с входом триггеров информационных разр дов первого регистра, а выходы триггеровинформационных разр дов последнего регистра  вл ютс  информационным выходом узла пам ти, вход триггера служебного разр да перво.го регистра  вл етс  призначным входом узла пам ти , а выход триггера служебного разр да последнего регистра  вл етс  призначным входом пам ти входы элементов И соединены с входом тактовых импульсов узла пам ти и с першзш входом узла синхронизации и входом тактрвых импульсов устройства, периле входы элементов И-НЕ -подключе.ны к синхронизирующему входу узла пам ти и первому выходу узла синхронизации, второй вход которого  вл етс  входом чтени  информации устройства, выход i-ro элемента И соединен с управл ющим входом i-To регистра, а второй вход - с выходом i-ro элемента И-НЕ, According to the main auth. No. 913359, a device for interfacing, comprising a synchronization node and a memory node including a group of serially connected registers, is known. triggering informative bits and a service bit trigger, AND and AND-NOT elements by the number of registers, the information input of the memory node is connected to the input of the trigger bits of the first register information bits, and the outputs of the trigger information bits of the last register are the information output of the memory node In this case, the service bit trigger input of the first register is the input of the memory node, and the output of the service bit of the last register is the memory input of the elements of the inputs And so dinenets with a clock input of a memory node and a front input of a synchronization node and an input of clock pulses of the device, a railing inputs of AND-NOT elements are connected to the synchronization input of the memory node and the first output of the synchronization node, the second input of which is an information reading input the device, the output of the i-ro element I is connected to the control input of the i-To register, and the second input is connected to the output of the i-ro element NAND,

10 второй вход которого подключен к выходу триггера служебного разр да i-ro регистра, а третий вход - к выходу триггера служебного разр да (i+l)-ro егистра 111510 whose second input is connected to the output of the service bit trigger of the i-ro register, and the third input to the output of the service bit trigger (i + l) -ro of the register 1115

Иедостатком этого устройства  вл етс  низкое быстродействие, так как информационные коды могут поступать на вход устройства только через такт.,The disadvantage of this device is low speed, since the information codes can be input to the device only after a clock.,

2020

- Цель изобретени  - повышение быстродействи  устройства.“The purpose of the invention is to increase the speed of the device.

Поставленна  цель достигаетс  тем, что в устройство введены триггер, узел формировани  сигнала переполне25 ни , узел формировани  сигнала готовности , второй узел пам ти, п ть элементов И и элемент ИЛИ, причем первые входы первого, второго и третьего элементов И соединены с вхо30 дом признака информации устройства вторые входы первого и третьего элементов И соединены с соответствующим выходамитриггера, входкоторого под ключен к выходу второго элемента И, вторым входом соединенного с входами тактовых импульсов первого и второго узлов пам ти и входом тактовых импульсов устройства, выход первого элемента И соединен с призначным вхо дом первого узла пам ти и первым вхо дом узла формировани  сигнала переполнени , второй вход которого подключен к выходу третьего элемента И и призначному входу второго узла пам ти , третий и четвертый входы - соответственно к управл ющим выходам первого и вюрого узлов пам ти, а выход  вл етс  выходом сигнала переполнени  устройства, информационны выходы первого и второго узлов пам ти соединены соответственно с пер .выми входами четвертого и -п того эле ментов И, выходы которых подключены К соответствующим входам элемента ИЛИ, выходом соединенного с информационным выходом устройства, второй вход четвертого элемента И соединен с вторым выходом узла синхронизации и первым входом узла формировани  сигнала готовности, второй вход которого подключен к призначному выходу первого узла пам ти, третий вход к призначному выходу второго узла па м ти , четвертый вход - к третьему выходу узла синхронизации и второму входу п того элемента И, а выход  вл етс  выходом сигнала готовности устройства, четвертый выход узла синхронизации соединен с синхронизирующим входом второго узла пам ти. На чертеже представлена блок-схема устройства, Схема содержит узлй 1 и 2 пам ти, состо щие из ре1истррв с триггером 3 служебного разр да и триггерами 4 ин формационных разр дов, элементами Й-НЕ 5 и элементами И 6, элементы И 7-11, элемент ИЛИ 12, узел 13 синхронизации , состо щий из синхронного триггера 14, элементов И-НЕ 15 и аси хронных триггеров W и 17, узел 18 формировани  сигнала готовности и узел 19 формировани  сигнала перепол нени , состо щие из элементов ИЛИ 20 и элементов И 21, триггер 22, пер вый 23, четвертый 24, третий 25 и ззторой 26 выходы узла 13 синхронизации , вход 27 признака информации устройства, информационный вход 28 устройства, вход-29 чтени  информации , информационный выход 30 устройства , выход 31 сигнала готовности устройства, выход 32 сигнала перепол нени  устройства, вход 33 тактовых импульсов устройства. Устройство работает следующим образом . При включении устройства обнул ютс  все триггеры 3, триггеры 14 и 17, а триггеры 16 и 22 устанавливаютс  в одинаковое состо ние (допустим единичное). На выходах всех элементов И-НЕ 5 высокий уровень, который разрешает прохождение тактовых импульсов через элементь И 6. Информационный код, поступающий в устройство, сопровождаетс  1 на входе 27 признака информации, котора  записываетс  в зависимости от состо ни  триггера 22 в триггер 3 первого регистра узлов 1 или 2 тактовым импульсом , который, кроме того, перебрасывает и триггер 22 в противоположное состо ние. Поэтому при поступлении следующего информационного кода запись 1 с входа 27 происходит в другой узел пам ти. Таким образом, нечетные информационные коды сов местно с признаком записываютс  в узел 1, а четные информационные коды - в узел 2. Тактовые импульсы непрерывно подаютс  в устройство и первый занесенный код, сопровождаемый 1 в служебном разр де, последовательно через все реатистры продвигаетс  в последний регистр, после чего-, на выходе последнего элемента И-НЕ 5 по витс  низкийуровень и запись новой информации в последний регистр не происходит, поскольку тактовые импульсы не проход т на синхровходы триггеров последнего регистра. Аналогичное запрещение записи в последний регистр узла 2 происходит, когда в нем окажетс  второй занесенный код, сопровождаемый 1 в триггере 3. Третий занесенный код, достигнув предпоследнего регистра узла 1, своим служебным разр дом запрещает запи.сь в него. Подобным образом идет заполнение всех регистров обоих узлов пам ти. Триггер 16 подключает.информационный регистр 2 узла 1 к выходу 30 через элемент И 10 и элемент ИЛИ 12, а через элементы 21 .и 20 узла 18 разрешает прохождение высокого уровн  с выхода триггера на выход 31 готовности устройства, что свидетельствует о наличии информации дл  считывани  . После считывани  информации , которое может происходить в любой момент времени, сигнал на входе 29 чтени  информации устанавливает триггер 17 в единичное состо ние. Первый пришедший после этого.тактовый импульс взводит триггер 14 в единичное состо ние, что приводит к сбросу триггера 17 по второму тактовому импульсу и к по влению низкого уровн  на выходе 23. Поскольку на выходе элементов И-НЕ 5 узла 1 высокий уровень, то следующий тактовьой импульс сдвигает все содержимое узла 1 на один разр д и сбрасывает триггер 14, который переключает триггер 16 по счетному входу, и к выходу 30 через элементы И 11 и ИЛИ 12 уже подключаетс  регистр узла 2 и на выход 31 идет сигнал с триггера 3 из того же узла 2. После считывани  кода из узла 2 процедура работы узла 13 повтор етс  с той лишь разницей; что низкий уровень п вл етс  на его выходе 24. Затем считываетс  код из узла 2 и так далее. Таким образом, информаци  считываетс  из устройства в пор д-. ке своего поступлени  в-него.The goal is achieved by introducing a trigger, a repulse signal generating node, a readiness signal generating node, a second memory node, five AND elements and an OR element, the first inputs of the first, second and third AND elements being connected to the input of the sign. device information the second inputs of the first and third elements And are connected to the corresponding output of the trigger, the input of which is connected to the output of the second element And, the second input connected to the inputs of the clock pulses of the first and second memory nodes TI and input clock pulses of the device, the output of the first element I is connected to the assigned input of the first memory node and the first input of the overflow signal generating node, the second input of which is connected to the output of the third And element and the input of the second memory node, the third and fourth inputs - respectively, to the control outputs of the first and vure memory nodes, and the output is the output of the device overflow signal, the information outputs of the first and second memory nodes are connected respectively to the first inputs of the fourth and -the same elements AND whose outputs are connected to the corresponding inputs of the OR element, the output connected to the information output of the device, the second input of the fourth element AND is connected to the second output of the synchronization node and the first input of the readiness signal generation node, the second input of which is connected to the significant output of the first the memory node, the third input to the assigned output of the second memory node, the fourth input to the third output of the synchronization node and the second input of the fifth AND element, and the output is the output of the ready signal device, the fourth output of the synchronization node is connected to the synchronization input of the second memory node. The drawing shows a block diagram of the device, the Scheme contains a node 1 and 2 of memory, consisting of registries with a trigger 3 service bits and triggers 4 information bits, elements Y-HE 5 and elements And 6, elements And 7-11 , element OR 12, synchronization node 13 consisting of synchronous trigger 14, elements AND 15 and asi of timed triggers W and 17, readiness signal generating node 18 and overflow signal forming node 19, consisting of OR elements 20 and elements And 21, the trigger 22, the first 23, the fourth 24, the third 25 and zztoroy 26 outputs of the node 13 synchronous device information, device information input 28, information reading input 29, device information output 30, device readiness signal output 31, device overflow signal output 32, device clock input 33. The device works as follows. When the device is turned on, all the triggers 3 are zeroed, the triggers 14 and 17, and the triggers 16 and 22 are set to the same state (say one). At the outputs of all the AND-5 elements, there is a high level that permits the passage of clock pulses through the element 6. The information code entering the device is followed by 1 at the input 27 of the information flag, which is recorded depending on the state of the trigger 22 into the trigger 3 of the first register nodes 1 or 2 clock pulse, which, in addition, throws and trigger 22 in the opposite state. Therefore, when the next information code arrives, entry 1 from input 27 occurs in another memory node. Thus, odd information codes together with the sign are recorded in node 1, and even information codes are recorded in node 2. Clock pulses are continuously fed into the device and the first code entered, followed by 1 in the service bit, is successively passed through the last register to all , after what, at the output of the last element AND-NOT 5, a low level is reached and no new information is written to the last register, because the clock pulses do not pass to the synchronous inputs of the last register triggers. A similar prohibition of writing to the last register of node 2 occurs when the second entered code appears in it, followed by 1 in trigger 3. The third entered code, having reached the penultimate register of node 1, prohibits it from recording into its service rank. Similarly, all registers of both memory nodes are filled. The trigger 16 connects the information register 2 of node 1 to output 30 through element 10 and element OR 12, and through elements 21 and 20 of node 18 permits the passage of a high level from the output of the trigger to output 31 of the device, indicating that information is available . After reading the information, which can occur at any time, the signal at the input 29 of the information reading sets the trigger 17 into one state. The first pulse that arrives after this imposes the trigger 14 into one state, which leads to resetting the trigger 17 on the second clock pulse and to the appearance of a low level at the output 23. As the output of the AND-HE elements of the 5th node is 1 high, the next the clock pulse shifts the entire contents of node 1 by one bit and resets trigger 14, which switches trigger 16 on the counting input, and output 11 through AND 11 and OR 12 already connects the register of node 2 and output 31 sends a signal from trigger 3 from the same node 2. After reading the code and from node 2, the procedure for operating node 13 is repeated with the only difference; that a low level n is at its output 24. Then, the code from node 2 is read, and so on. Thus, information is read from the device into pores. its entry into it.

При переполнении устройства на выходе 32 по вл етс  высокий уровень .When the device overflows, output 32 appears high.

Таким образом, период тактовых импульсов дл  прототипа и дл  данHOio устройства определ етс  в основном временем переключени  триггера служебного разр да и элемента И-НЕ 5. Но в прототипе один информационный код записываетс  за два тактовых импульса, а в данном устройстве - за один, тем самым быстродействие устройства дл  соцр жени  повышаемс .Thus, the clock period for the prototype and device data is determined mainly by the switching time of the service bit trigger and the AND-NOT element 5. But in the prototype one information code is recorded in two clock pulses, and in this device the fastest social device is increasing.

Наиболее эффективно устройство может использоватьс  дл  сопр жени  в тех случа х, когда возможны ситуации пиковых Нагрузок, т.е.. поступает большой объём информации за короткий промежуток времени. .The device can be most effectively used for interfacing in cases where peak load situations are possible, i.e. a large amount of information is received in a short period of time. .

Claims (1)

1. Авторское свидетельство СССР № 913359, кл.С 06 Р. 3/04, (прототип).1. USSR author's certificate No. 913359, class C. 06 R. 3/04, (prototype).