SU964620A1 - Мультиплексный канал - Google Patents

Description

(5) МУЛЬТИПЛЕКСНЫЙ КАНАЛ

1

Изобретение относитс  к вычислительной технике и может быть использовано в вычислительных системах повышенной надежности.

Известны ЭВМ с системой ввода-вывода , построенные на базе каналов ввода-вывода , которые при выполнении операции ввода-вывода используют оборудование центрального процессора, содержащего блок св зи с Оперативной ,о пам тью, блок микропрограммного уп-г равлёни , арифметико-логическое устройство, соединенное между собой входами и выходами процессора, системой информационных, адресных и управл ю- (5 щих шин tl ).

Недостатком этих устройств  вл етс  низка  производительность централь ного процессора, так как во врем  обслуживани  операций ввода-вывода 20 процессор не обрабатывает команд.

Наиболее близким техническим решением к изобретению  вл етс  мультиплексный канал, содержащий блок микропрограммного управлени , блок св зи с оперативной пам тью, блок регистров , регистр контрол  и арифметичес кий блок, выход которого соединен через выходные информационные шины с первым входом блока регистров и входом блока св зи с оперативной пам тью , первый выход и вход-выход которого соединены с шинами оперативной пам ти, а второй выход - с вторым и третьим входом арифметического блока через входные информационные шины, к которым также подключены входные шины .центрального процессора, первый вход блока микропрограммного управлени  и первый выход блока ре|Гистров , вторые и третьи входы и выходы которого соединены с информационными , и управл ющими шинами интерфейса , а четвертые и п тые выходы соответственно с вторым входом блока микропрограммного управлени  и первым входом регистра контрол , выход которого подключен к третьему входу блока микропрограммного управлени , первый второй, третий и четвертый выходы которого соединены соответственно с выходными шинами центрального процессора , шинами обращени , через шины управлени  с четвертыми входами арифметического блока и блока регист ров, через шины константы с первым входом арифметического блока CZJ. Недостатком этого мультиплексного канала  вл етс  низка  достоверность обработки информации, так как в процессе выполнени  операции ввода-вывода информации контроль цепей перед чи данных, осуществл емый на нечет не позвол ет обнаруживать кратные ошибки. Цель изобретени  - повышение дост верности обработки информации мульти плексного канала. Поставленна  цель достигаетс  тем что в мультиплексный канал, содержащий блок микропрограммного управлени блок св зи с оперативной пам тью, блок регистров, регистр контрол  и арифметический блок, выход которого соединен с первым входом блока регистров и входом блока св зи с оперативной пам тью, первый выход и входвыход которого соединены с соответст вующими шинами обмена с оперативной пам тью устройства, первый информационный вход арифметического блока . соединен с вторым выходом блока св зи с оперативной пам тью, входными шинами центрального процессора устройства , первым входом блока микропрограммного управлени  и .первым выходом блока регистров, вторые и третьи входы и выходы которого соединены соответственно с информационными и управл ющими шинами интерфейса ввода-вывода устройства, а четвер тый и п тый выходы - соответственно с вторым входом блока микропрограммного управлени  и первым входом регистра контрол , выход которого подключен к третьему входу блока микррпрограммного управлени , первый и второй выходы которого соединены соответственно с выходными шинами цент рального процессора устройства и выходными шинами обращени  устройства, а третий выход - с управл ющим входо арифметического блока и ч етвертым вх дом блока регистров, введены блок коммутации, элемент ИЛИ, группа триг геров, группа элементов И-ИЛИ и триг гер ошибки, причем единичный выход триггера ошибки подключен к второму входу регистра контрол ,, установочный и сбросовый входы триггера ошибки подключены соответственно к выходу элемента ИЛИ, и к третьему выходу бло-ка микропрограммного управлени , первым и вторым входам элементов И-ИЛИ группы, сбросовым входам триггеров группы и первому входу блока коммутации , второй и третий входы которого соединены соответственно с четвертым выходом блока микропрограммного управлени  и вторым выходом блока св зи с оперативной пам тью, первый выход с вторым информационным входом арифметического блока, а второй выход с третьим инфсЭрмационным входом арифметического блока и. третьими входами элементов И-ИЛИ группы, четвертые входы и выходы которых подключены соответственно к выходу арифметического блока и счетным входам соответствующих триггеров группы, единичные выходы которых подключены к группе входов элемента ИЛИ. На фиг. 1 представлена блок-схема мультиплексного канала; на фиг. 2 функциональна  схема блока выбора входа. Мультиплексный канал (фиг. 1) содержит блок 1 микропрограммного управлени , блок 2 св зи с оперативной пам тью, арифметический блок 3 блок k регистров, регистр 5 контрол , блок 6 коммутации, элемент 7 ИЛИ, триггеры 8 группы (число триггеров определ етс  разр дностью информационного потока в канале), элементы И-ИЛИ 9, триггер 10 ошибки. На фиг. 1 обозначены входные и выходные шины устройства дл  св зи с процессором и оперативной пам тью: входные шины 11 центрального процессора, шины 12 обмена с оперативной пам тью, выходные шины 13 центрального процессора, шины 1 обращени , внутренние шины устройства; шины 15 управлени , шины 16константы и информационные шины 17и 18, а также шины устройства дл  св зи с устройствами ввода-вывода; информационные и управл ющие информационные шины 19 интерфейса, управл ющие шины 20 интерфейса, шины 21 первого входа, шины 22 второго входа . . Блок 1 микропрограммного управлени  обеспечивает автоматическое функционирование мультиплексного канала в соответствии с заданными микропрограммами . Блок 1 содержит (фиг. 1) регистр 23 микрокоманды;включающий адресные пол  23.1, управл ющие пол  23.2 и поле 23.3 койстанты, управл ющую пам ть 2k и регистр 25 адреса управл ющей пам ти. Блок 2 св зи с оперативной пам тью служит дл  обмена информации между оперативной пам тью и мультиплексным каналом. Блок 2 содержит регистр 26 адреса оперативной пам Т1 и регистр 27 данных оперативной пам ти. Арифметический блок 3. предназначен дл  обработки информации, поступающей в мультиплексный канал из Цен трального процессора, оперативной пам ти и внешних устройств, и содер-жит (фиг. 1) входные регистры 28.1 и 28.2, арифметико-логический узел 29, построенный на элементах типа ИПЗ, .и мультиплексоры 30, число кото рых определ етс  разр дностью информационного потока в канале. . Блок Ц регистров предназначен дл  промежуточного хранени  текущего управл ющего слова канала, управлени  св зью и обменом информации между ка налом и внешними устройствами и соде жит (фиг. 1) регистр 31 текущего управл ющего слова канала (УСК), регистр 32 управлени  канала, регистр 33 управлени  абонента, регистр 3/ выходной информации, регистр 35 выхо ной информации. Блок 6 .коммутации служит дл  выбо ра регистра источника, подаваемого на вход арифметического блока 3, в зависимости от режима функционировани  мультиплексного канала, т. е. обработки или контрол  информации. Блок 6 содержит (фиг. 2) первую груп пу элементов И-НЕ Зб-, вторую груп пу элементов И-НЕ kl-kk, группу муль типлексоров первого операнда и группу мультиплексоров 6, второго операнда (число мультиплексоров в группе соответствует разр дности информационного потока в канале). Мультиплексный канал работает еле дующим образом. Управление операцией ввода-вывода осуществл етс  с помощью канальной программы, состо щей из р да управл  ющих слов канала. Управл ющие слова канала содержат всю необходимую информацию дл  выполнени  операции вво да-вывода, а именно: код операции, адрес данных, счетчик количества передаваемых байтов и специальные флажки , модифицирующие канальную программу . Канальна  программа хранитс  в оперативной пам ти и, по мере необходимости , очередное управл ющее слово канала извлекаетс  из оперативной пам ти (не показана). Дальнейшее управление операцией ввода-вывода осуществл етс  под управлением этого управл ющего слова канала, которое называетс  текущим. Канал формирует управл ющее -слово дл  каждой операции ввода-вывода и хранит егов момент св зи с устройством на регистрах канала, а в течение всей операции ввода-вывода в специальной сбласти оперативкой пам ти, называемой мультиплексной пам тью. Первое управл ющее слово канала канальной программы извлекаетс  из оперативной пам ти по инициативе центрального Процессора (не показано). Дл  этого последний выдает специальную команду, котора  содержит адрес канала и адрес внеш-ч него устройства, дл  которого должна быть начата операци  ввода-вывода. Мультиплексный канал принимает команду по шинам 11 и вырабатывает начальный адрес микропрограммы обслуживани  данной команды в регистре 25 адреса управл ющей пам ти. По содержимому регистра 25 считываетс  информаци  из управл ющей пам ти 2 и заноситс  в регистр 23 микрокоманд. Содержимое регистра 23 формирует адрес следующей микрокоманды и управл ет работой канала в течение одного машинного такта. Под управлением микропрограммы обслуживани  команды управл ющее слово считываетс  из оперативной пам ти по адресу, хран щемус  в регистре 2б, через шины 12 в регистр 27 данных оперативной пам ти и через информационные шины 18 и мультиплексоры 30 выдаетс  на информационные шины 17 дл  записи в регистр 31 текущего УСК. Получив необходимую управл ющую информацию , канал выполн ет начальную выборку адресуемого устройства вводавывода (не показано). При. этом передачей адреса устройства, кода команды и байта начального состо ни  адресуемого устройства управл ют регистр 32 и регистр 33. Установка соответствующих триггеров в этих регистрах выполн етс  микропрограммно через шины 15 и аппаратно через шины 20. После окончани  начальной выборки устройства ввода-вывода содержимое регистра 31, текущего УСК поступает на информационные шины 19 и через мультиплексоры 30 и информационные щины 17 заноситс  в регистр 27, содержимое которого по управл ющему си налу с шин 1 записываетс  в мультиплексную пам ть по адресу из регистра 2б, содерж-имое которого определ етс  адресом устройства ввода-вывода . Затем канал собщает центральному процессору о результате запуска устройства ввода-вывода через шины 13 путем установки соответствующего кода результата. С этого момента центральный процессор и канал начинают работать параллельно по своей программе. При готовности прин ть или переда байт данных устройство ввода-вывода выдает на управл ющие шины 20 интерфейса специальный сигнал, по кото|эому устанавливаетс  соответствующий триггер в регистре 33 управлени  або нента. По состо нию этого триггера в регистре 25 адреса управл ющей пам ти формируетс  начальный адрес мик ропрограммы обслуживани  данных, котора : считывает управл ющее слово из области мультиплексной пам ти, оп редел емой адресом этого устройства ввода-вывода; выполн ет циклы передачи информации между оперативной пам тью процессора и устройством вво , да-вывода; модифицирует адрес данных и счетчик байтов на количество переданных байтов; запоминает модифицированное управл ющее слово устройства в прежней области мультиплексной пам ти. Микропрограмма обслуживани  данных повтор етс  столько раз, сколько байтов данных необходимо передать между устройством ввода-вывода и оперативной пам тью за одно подключение его к каналу. При выполнении команды считывани  данные от устройства ввода-вывода по ступают через информационные шины 19 интерфейса в регистр 35 входной информации . Содержимое регистра 35 через входные информационные шины 18 поступает на информационные входы мультиплексоров 30, на управл ющие входы которых поступает управл ющий сигнал с шин 15, пропускающий указанную информацию на информационные шины 17 дл  записи в регистр 27 данных оперативной пам ти. Адрес данных из регистра 31 текущего УСК по описанной цепочке передаетс  в регистр 26 адреса оперативной пам ти. По управл ющему сигналу с шин обращени  прин ти  в регистр 27 информаци  записываетс  в оперативную пам ть через шины 12. После записи данных в оперативную пам ть адрес данных и счетчик байтов модифицируетс  на количество переданных байтов. Дл  этой цели адрес данных из регистра 31 текущего УСК по информационным шинам 18 поступает на информационные выходы мультиплексоров 46, а модифицирующа  константа подаетс  на информационные входы мультиплексоров 5 по шинам 16 константы. Управл ющие сигналы с шин 15, поступающие через элементы И-НЕ Зб-38 и И-НЕ 42-4t на управл ющие входы мультиплексоров 6 и непосредственно на управл ющие входы мультиплексоров S разрешают выдачу указанной информации с выходом мультиплексоров в регистры 28.1 и 28.2. Результат модификации с выхода арифметического узла 29 через мультиплексоры 30 под управлением сигнала с шин 15 поступает на информационные шины 17 дл  записи в регистр 31. Модификаци  счетчика байтов выполн етс  аналогично модификации адреса данных. Команда записи отличаетс  от команды считьшани  тем, что по управл ющему сигналу с шин 1 4 данные считываютс  из оперативной пам ти через шины 12 и занос тс  в регистр 27. Данные из регистра 27 через информационные шины 18, мультиплексоры 30 и информационные шины. 17 передаютс  в ре:гистр З выходной информации, из которого они поступают на устройство ввода-вывода через информационные шины Л9 интерфейса. Отклонение от нормы информации, передаваемой по информационным шинам канала, а также нарушени  требований к длительности последовательностей сигналов, передаваемых между каналом и устройствами ввода-вывода,фиксируютс  в регистре 5 контрол , в котором в случае обнаружени  на информационных шинах четной информации или нарушений в последовательност х управл ющих сигналов интерфейса устанавливаетс  в единичное состо ние триггер, соответствующий данной ошибке. По этому триггеру в регистре 25 формируетс  начальный адрес микропрограммы обработки аппаратной ошибки, котора  сообщает центральному процессору о

причине прекращени  операции вводавывода .

В процессе обработки информации в канале информации с информационных шин 17 поступает параллельно в один из регистров блока А через элементы 2И-ИЛИ 9 на счетные входы триггеров 8 по управл ющему сигналу с шин 15Содержимое регистра блока, i после занесени  в него информации-поступает через входные информационные шины 18, блок 6, шины 22 и элементы 9 на те же счетные входы триггеров 8. В случае отсутстви  ошибки в регистре и цеп х передачи информации триггерыВ должны быть в нулевом состо нии. При наличии неисправности триггеры, соответствующие сбойным разр дам, окажутс  в единичном состо нии и через элемент ИЛИ 7 вызовут установку в единичное состо ние триггера 10 ошибки, который установит соответствующий признак-ошибки в регистре 5 контрол , после чего по управл ющему сигналу с шин 15 произойдет сброс триггеров В и 10.

В качестве примера рассмотрим передачу адреса данных из регистра 31 текущего УСК в регистр 2б адреса данных оперативной пам ти и его модифинацию . Дл  этой цели адрес данных из регистра 31 через информационные шины 1В, мультиплексоры 30 и шины информационные 17 одновременно поступает в регистр 26 и через элементы 9 на счетные входы триггеров В. После приема информации содержимое регистра 2б через информационные шины 1В поступает на информационные входы мультиплексоров 6. На управл ющие входы этих мультиплексоров поступают управл ющие сигналы с шин -15 через элементы И-НЕ и И-НЕ Л2-А, которые разрешают выдачу содержимого регистра 26 на шины 22 дл ,занесени  через элементы 9 на счетные входы триггеров В.

При модификации адрес данных, поступает из регистра 3 через информационные шины 1В на.информационные входы мультиплексоров 6, а управл ющие СИ налы, разрешающие выдачу адреса данных в регистр 28,2, поступают через элементы И-НЕ Зб-38 и И-НЕ k2-ki с шин 15 на управл ющие входы тех же мультиплексоров. Константа дл  моди-фикации поступает в регистр 28.Г с шин 16 через мультиплексоры k. Результат модификации через мультиплексоры 30 информационные шины 17 заноситс  одновременно в регистр 31 текущего УСК и через элементы И-ИЛИ 9 на счетные входы триггеров В. После приема информации адрес данных из регистра 3V снова через информационны шины 1В, блок 7, шины 22 и элементы И-ИЛИ 9 подаетс  на счетные входы триггеров 8, как было описано ранее. При наличии неисправности триггеры, соответствующие сбойным разр дам, окажутс  в единичном состо нии и установ т через элемент ИЛИ 7 триггер 10 ошибки, который установит в регисре 5.контрол  соответствующий призна ошибки. Этот признак вызовет микропрограмму обработки аппаратных ошибок , котора  сообщит центральному процессору об ошибке.

Таким образом, предлагаемый мультиплексный канал позвол ет обнаруживать в информационных потоках внутри канала ошибки любой кратности, что И обеспечивает повышение достоверности обработки.

Claims (2)

1. Формула изобретени 

   Мультиплексный канал, содержащий блок микропрограммного управлени , блок св зи с оперативной пам тью, блок регистров, регистр контрол  и арифметический блок, выход которого соединен с первым входом блока регистров и входом блока св зи с оперативной пам тью, первый выход и вход-выход которого соединены с соответствующими шинами обмена с оперативной пам тью устройства, первый информационный вход арифметического блока соединен с вторым выходом блока св зи с с оперативной пам тью, входными шинами центрального процессора устройства , первым входом блока микропрограммного управлени  и первым выходом блока регистров, вторые и третьи входы и выходы которого соединены соответственно с информационными и управл ющими шинами интерфейса ввода-вывода устройства, а четвертый и п тый выходы - соответственно с вторым входом блока микропрограммного управлени  и первым входом регистра контрол  выход которого подключен к третьему входу блока микропрограммного управлени , первый и второй выходы которого соединены соответственно с выходными шинами центрального процессора устройства и выходными шинами обращени  устройства, а третий выход - с управл ющим входом арифметического блока и четвертым входом блока регистров, о т л и ч а го щ и и с   тем, что, с целью повышени  достоверности обработ ки информации мультиплексного канала, в него введены блок коммутации, элемент ИЛИ, группа триггеров, группа элементов И-ИЛИ и триггер ошибки, причем единичный выход триггера ошибки подключен к второму входу регистра контрол , установочный и сбросовый входы триггера ошибки подключены соответственно к выходу элемента ИЛИ и к третьему выходу блока микропрограммного управлени , первым и вторым входам элементов И-ИЛИ группы, сбросовым входам триггеров группы и первому входу блока коммутации, вто рой и третий входы которого соединены соответственно с четвертым выходом блока микропрограммного управлени  и вторым выходом блока св зи с оперативной пам тью, первый выход - с вторым информационным входом арифметического блока, а второй выход - с третьим информационным входом арифметического блока и третьими входами элементов И-ИЛИ группы, четвертые входы и выходы которых подключены соответственно к выходу арифметического -блока и счетным входам соответствующих триггеров . группы, единичные выходы которых подключены к группе входов элементов ИЛИ. Источники информации, прин тые во внимание при экспертизе 1.Электронна  вычислительна  машина ЕС-1050. М., -Статистика, 1976, гл. 4. .
2. 2.Патент США № З«53б00, кл. G Об F 3/0, опублик. 1969 (прототип ) .