SU934477A1 - Устройство дл формировани контрольного кода по четности - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано дл  обнаружени  ошибок при передаче и хранении информации в двоичном коде.

Известно устройство дл  контрол  параллельного двоичного кода на четность , содержащее регистр сдвига, элементы И, триггер ГП.

Недостатком устройства  вл етс  низкое быстродействие из-за того, что количество сдвигающих импульсов, необходимых дл  проверки кода на четность , определ етс  номером старшего разр да, содержащего логическую 1.

Известно также устройство дл  контрол  параллельного двоичного кода на четность, содержащее регистр сдвига, триггер, элементы И, группы элементов ИЛИ, две группы элементов И. элемент задержки 2.

Несмотр  на меньшую емкость регистра сдвига в этом yctpoйcтвe быстродействие также невелико из-за того,,

что количество сдвигающих импульсов, необходимых дл  проверки кода на четность, определ етс  ном.ером старшего разр да регистра, в который записана логическа  1.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  контрол  параллельного двоичного кода, содержащее триггер, элемент И и регистр сдвига, каждый

10 разр д которого содержит триггер, единичный вход которого  вл етс  информационным входом устройства, первый дополнительный элемент И и элемент ИЛИ, причем единичный выход

Claims (2)

15 триггера каждого разр да соединен с первыми входами соответствующего, первого дополнительного элемента И и элемента ИЛИ, выход которого сое„ динен с информационным входом триггера последующего разр да, информационный вход триггера старшего разр да соединен с вторым входом элемента ИЛИ данного разр да и с входом сигнала логического нул  устройства, выход элемента ИЛИ младшего разр да  вл етс  выходом регистра и соединен с первым входом элемента И, второй вход которого соединен с вторыми входами дополнительных элементов И и с синхронизирующим входом устройст ва, выход элемента И соединен со счетным входом триггера, выход которого  вл етс  выходом устройства, а выходы дополнительных элементов И соединены с синхронизирующими входами триггеров соответствующих разр дов 33Недостатком известного устройства  вл етс  его низкое быстродействие. Хот  количество сдвигающих импульсов равно количеству логических единиц провер емого кода, при большом числе этих единиц дл  проверки кода на четность требуетс  значительное врем . Цель изобретени  - повышение быст родействи  устройства Поставленна  цель достигаетс  тем что в устройство дл  формировани  контрольного кода по четности, содер жащее элемент И, триггер четности, регистр сдвига, каждый разр д которо го содержит триггер, первый элемент ,.п1. элемент ИЛИ, причем синхронизирующий вход устройства соединен с первыми входами первых элементов И всех разр дов и с первым входом элемента И, выход которого соединен со счетным входом триггера четности, выход триг гера четности  вл етс  выходом устройства , выход первого элемента И каждого разр да соединен с синхронизирующим входом триггера соответствующего разр да, информационные входы регистра сдвига образуют группу входов устройства и соединены с единичными входами триггеров соответствующих разр дов, установочный вход регистра соединен с установочным вхо дом триггера старшего разр да регист ра и с первым входом элемента ИЛИ этого же разр да, выход элемента ИЛИ каждого разр да соединен с установоч ным входом триггера последующего раз р да регистра и с первым входом соответствующего элемента ИЛИ, выход элемента ИЛИ младшего разр да соединен с вторым входом элемента И, в каждый разр д регистра введен второй элемент И, а в каждый ()-ый разр д (где ,l,2...) введены дополни тельный элемент И и дополнительный элемент ИЛИ, причем единичный выход триггера каждого разр да соединен с первым входом второго элемента И, соответствующего разр да, первый вход второго элемента И каждого из ( 1+Зk)-ыx разр дов регистра соединен с первым входом дополнительного элемента И, выход которого соединен с первым входом дополнительного элемента ИЛИ, выход второго элемента И каждого из (l+3k)-bix разр дов регистра соединен с вторым входом дополнительного элемента ИЛИ, выход которого соединен с вторыми входами элемента ИЛИ и первого элемента И (l+3k) разр дов, единичные выходы триггеров разр дов (2+3k) и (3+3k) соединены соответственно с вторым и третьим входами дополнительного элемента И ( l+3k)-ro разр да, нулевые выходы триггеров (2+3k)-ro и 3+3k)-ro разр дов соединены соответственно со вторым и третьим входами второго элемента И (1+3k)-ro разр да, нуле выходы триггеров (1+3k)-ro ( 3+3) -го разр дов соединены соответственно с вторым и третьим входами второго элемента И (2+3k)-ro разр да, выход которого соединен со вторыми входами первого элемента И и элемен д соответствующего разр да. левые выходы триггеров (l+3k)-ro и {2+3k)-ro разр дов соединены соответственно с вторым и третьим входами второго элемента И (3+3k)-ro разр да , выход которого соединен с вторыми входами первого элемента И и элемента ИЛИ. На чертеже представлена схема устройства дл  проверки трехразр дного параллельного двоичного кода на четность . Устройство содержит регистр 1 сдвига , состо щий из триггеров 2-k, элементов ИЛИ 5-7, первых элементов И 8-10, вторых элементов И 11-13, дополнительного элемента И 1 i и дополнительного элемента ИЛИ 15, элемент И 16, триггер 17 четности со счетным входом, установочный вход 18 регистра 1 и синхронизирующий вход 19 устройства. Разр д l4-3k регистра (при k О равный t) содержит триггер 2, элемент ИЛИ 5 первый элемент И 8, второй элемент И 11, дополнительный элемент И 14, дополнительный элемент ИЛИ 15, причем единичный выход триггера 2 соединен с первым входом второго элемента И 11, выход которого соединен с вторым входом дополнитель ного элемента ИЛИ 15, выход которого соединен с вторым входом элемента ИЛИ 5. Установочный вход триггера 2 соединен с первым входом элемента ИЛИ 5 и с установочным входом 18 регистра 1. Выход первого элемента И 8 соединен с синхронизирующим входом тригге ра 2 , а первый и второй входы - соответственно с синхронизирующим входом 19 устройства и с выходом дополнительного элемента ИЛИ 15 и вторым входом элемента ИЛИ 5. Первый вход дополнительного элемента ИЛИ 15 соединен с выходом дополнительного элемента И I. Разр д 2+3k регистра (при k О второй разр д) содержит триггер 3, элемент ИЛИ 6, первый 9 и второй 12 элементы И. Разр д 3+3k регистра (при k О третий разр д) содержит триггер , элемент ИЛИ 7, первый 10 и второй 13 элементы И. Одноименные элементы разр дов 2+3k и 3+3k соединены аналогично раз р ду 1+3k за исключением того, что первые входы первых элементов И 9 и 10 соединены с выходами соответственно вторых элементов И 12 и 13 и с первыми входами соответственно элементов ИЛИ 6 и 7. Нулевой выход триггера 2 соединен с вторыми входами вторых элементов И 12 и 13, нулевой выход триггера 3 с вторым входом второго элемента И 13, а нулевой выход триггера с третьими входами вторых элементов И 11 и 12. Первый, второй и третий входы дополнительного элемента И соединены соответственно с единичными выходами триггеров 2-А. Выход элемента ИЛИ 5 соединен с информационным входом триггера 3, выход элемента ИЛИ 6 - с информационным входом триггера , а выход элемента ИЛИ 7 - с вторым входом элемента И 16 первыйовход и выход которого соединены соответственно с синхронизирующим входом 19 устройства и со счетным входом триггера 17 четности. Вход установки всех триггеров в нулевое состо ние на чертеже не показан . Устройство работает следующим образом . б ИСХОДНОМ состо нии все триггеры установлены в нулевое состо ние их единичных выходов. На выходах вторых элементов И 11-13 также устанавливаютс  потенциалы нул ,-и синхроимпульсы от входа 19 не проход т через первые элементы И 8-10 на синхронизирующие входы триггеров 2-. Рассмотрим проверку на четность трехразр дного кода с одной логической 1 и двум  логическими О, например 100. Поступа  на единичные входы триггеров , которые  вл ютт с  информационными входами устройства , провер емый код устанавливает триггер 2 в положение логической 1, а триггеры 3 и в положение логического О. На входы элемента И 11 поступают три логические 1 (от единичного выхода триггера 2 и нулевых выходов триггеров 3 и ). С выхода элемента И 11 логическа  1 через дополнительный элемент ИЛИ 15 поступает на входы элемента ИЛИ 5 и элемента И 8, подготавлива  последний дл  прохождени  через него синхронизирующих импульсов от входа 19 на синхронизирующий вход триггера 2. На входы элемента И 12 поступают логические О от единичного выхода триггера 3 и нулевого выхода триггера 2 и логическа  1 от нулевого выхода триггера k. Логический О с выхода элемента И 12 поступает на вход элемента И 9 и запрещает прохождение через него синхронизирующих импульсов. Состо ние элемента И 13 аналогично состо нию элемента И Т2, и элемент И 10 блокирован дл  прохождени  через него синхронизирующих импульсов . Логическа  1 с выхода элемента ИЛИ 5 через элементы ИЛИ 6 и 7 поступает на вход элемента И 16 и подготавливает его дл  прохождени  через него синхронизирующих импульсов. С приходом первого синхроимпульса происходит запись логического О в триггер 2 и запись логической 1 в триггер 17 четности. Логический О с единичного выхода триггера 2 поступает на вход элемента И 11 и с его выхода через элемент ИЛИ 15 блокирует элемент И 8 дл  прохождени  синхроимпульсов. Триггер 17 четности находитс  в осто нии нечетности провер емого кода. Рассмотрим проверку на четность трехразр дного кода с двум  логическими 1 и одним логическим О, например 011. Поступа  на единичные входы триггеров 2-4, провер емый код устанавливает триггер 2 в положение логического О а триггеры 3 и в положение логической 1. Логический О с единичного выхода триггера 2 через элементы И 11 и ИЛИ 15 поступает на входы элемент ИЛИ 5 и элемента И 8 и блокирует последний дл  прохождени  через него синхроимпульсов на вход триггера 2. На вход элемента И 12 поступают логические 1 от единичного выхода триггера 3 и нулевого выхода триггера 2 и логический О отнулевого выхода триггера k. Логический О с выхода элемента И 12 блокирует эле мент И 9 дл  прохождени  через него синхроимпульсов на вход триггера 3. Состо ние элемента И 13 аналогично состо нию элемента И-12, и элемент И 10 блокирован дл  прохождени  через него синхроимпульсов. Таким образом, на выходах всех элементов ИЛИ установлены логические О и вход элемента И 16 блокирован дл  прохождени  синхроимпуль сов через него на счетный вход триггера 17 четности. Триггер 17 четности находитс  в состо нии четности провер емого кода Рассмотрим проверку на четность трехразр дного кода с трем  логическими 1 (111). Поступа  на единичны входы триггеров 2-4, провер емый код устанавливает их в положение логичес кой 1. На каждый из элементов И 11-13 приходит логическа  1 от единичног выхода триггера своего разр да и логические О от триггеров двух других разр дов. Логические О с выходов элементов И 12 и 13 поступают на входы элементов И 9 и 10 и блокируют их дл  прохождени  через них синхроимпульсов на входы триггеров 3 и 4. Логические 1 с единичных выходов триггеров 2-4 поступают на входы элемента И 14 и через элемент ИЛИ 15 на вход элемента И 8, подготавлива  его дл  прохождени  через него синхроимпульсов на вход триггера 2, и на вход элемента ИЛИ 5, с выхода которого поступают через элементы ИЛИ 6 и 7 на вход элемента И 16, под 8 готавлива  его дли прохождени  через него синхроимпульсов на счетный ВХОДтриггера 17 четности. С приходом первого синхроимпульса происходит запись логического О в триггер 2 и логической 1 в триггер 17 четности. При этом логический О с единичного выхода триггера 2 блокирует элемент И 14 и, проход  через элемент ИЛИ 15, блокирует элемент И 8 дл  прохождени  через него синхроимпульсов на вход триггера

2. Триггер 17 четности находитс  в состо нии нечетности провер емого кода. Таким образом, максимальное количество тактов синхроимпульсов, необходимое дл  проверки трехразр дно параллельного кода на четность. равно 1. В прототипе дл  этого требуетс  три такта. Дл  проверки п-разр дных кодов на четность необходимо последовательно соединить п/3 (с округлением до целого числа в большую сторону) трехразр дных регистров, приведенных на чертеже . Максимальное количество тактов дл  проверки п-разр дного кода на четность при этом составит п/3, в отличие от прототипа, который потребл ет п тактов. Формула изобретени  Устройство дл  формировани  контрольного кода по четности, содержащее элемент И, триггер четности, регистр сдвига, каждый разр д которого содержит триггер, первый элемент И, элемент ИЛИ, г1ричем синхронизирующий вход устройства соединен с первыми входами первых элементов И всех Зазр дов и С первым входом элемента И, выход которого соединен со счетным входом триггера четности, выход триггера четности  вл етс  выходом устройства , выход первого элемента И каждого разр да соединен с синхронизирующим входом триггера соответствующего разр да, информационные входы регистра сдвига образуют группу входов устройства и соединены с единичными входами триггеров соответствующих разр дов, установочный вход регистра соединен с установочным входом триггера старшего разр да регистра и с первым входом элемента ИЛИ