SU926727A1 - Устройство дл контрол больших интегральных схем пам ти - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ ПАМЯТИ

I

Изобретение относитс  к области запоминающих устройств.

Известно устройство дл  контрол  больших интегральных схем пам ти, которое содержит блок управлени , формирователи управл ющих сигналов, блоки считывани  и лотические элементы 1.

Недостатком известного устройства  вл ютс  большие аппаратурные затраты.

Наиболее близким к предлагаемому  вл етс  устройство дл  контрол  больших интегральных схем пам ти, содержащее программное устройство, выход которого соединен с первым входом управлени , задающий генератор; выход которого соединен со вторым входом схемы управлени , первый выход которой соединен с первым входом регистра данных и входом регистра адреса, выход которого соединен с информашюнным входом формировател  сигналов адреса, а первый выход регистра данных , второй и третий выходы схемы управлени  соединены с первыми входами формирователей данных, строба и управл ющих сигналов, а выход .формировател  стрюба соединен с, первым входом регистра приема данных, выход которого соединен с регистром данных, второй выход которого соединен с третьим входом схемы управлени , а второй вход регистра приема данных соединен с выходом компаратора, вход которого подключен к выводу контролируемой большой интегральной схемы (БИС) пам ти, а остальные выводы контролируемой БИС пам ти подключены к соответствующим выходам преобразователей уровней сигналов, входы которых соединены с выходами формирователей данных, управлени  и адреса 2.

Недостатком данного устройства  вл етс  отсутствие программируемой схемы синхронизации , что С1шжает область применени  уст15 ройства.

Цель изобретени  - повышение быстродействи  и расширение области применени  устройства за счет обеспечени  возможности программировани  контрол .

20

Claims (2)

1. Поставленна  цель достигаетс  тем, что в устройство дл  контрол  больших интегральных схема пам ти, содержащее программный блок, выход которого соединен с первым вхо 39 дом блока управлени , задающий генератор, выход которого подключен ко второму входу блока управлени , первый выход которого соединен с первым входом первого регистра данных и входом регистра адреса, выход которого соединен с первым входом формировател  сигналов адреса, причем первый выход первого регистра данных, второй и третий выходы блока управлени  соединены соответ1Ственно с первыми входами формирователей информационных и управл ющих сигналов и формировател  строба, выход которого соединен с первым входом второго регистра данных , выход которого соединен со вторым вхо дом первого регистра данных, второй выход которого подключен к третьему входу блока управлени , второй вход второго регистра дан ных. Соединен с выходом компаратора, вход которого  вл етс  входом устройства, выхода ми которого  вл ютс  выходы преобразователей уровней сигналов, входы которых соедине ны соответственно с выходами формирователе информационных и управл ющих сигналов и формировател  сигналов адреса, введены муль тивибратор, генератор тактовых сигналов, элемент задержки, счетчик тактов, коммутатор и логические блоки, причем вход мультивибратора соединен с входом задающего генератора а выход - со входом генератора тактовых сигналов и первым входом счетчика тактов, второй вход которого подключен к выходу генератора тактовых сигналов и выходу элемента задержки, входы логических блоков по ключены соответственно к выходам элемента задержки и счетчика тактов и к четвертому и п тому выходам блока управлени , а выходы - ко входам коммутатора, выхоДы которого соединены со вторыми входами формирователей управл ющих и информащюнных бигналов, формировател  строба и формировател  сигналов адреса. При этом каждый логический, блок целесоо разно выполнить в виде блока, содержащего р гистры, схемы сравнени , мультиплексоры, одновибраторы и триггер, причем первые входы мульхшшексоров объединены, и  вл ютс  первым входом логического блока, вторые входы соединены с первыми выходами соответствумцдах регистров, а выходы - с тактовыми входами соответствующих одновибраторов , выходы которых соединены со входами триггера и  вл ютс  одними из выходов логического блока, другим выходом которого  вл етс  выход триггера, разрещающие входы одаовибраторов подключены к выходам соответствуюших схем сравнени , первые входы которых объединены и  вл ютс  вторым входом логического блока, а вторые входы подключены ко вторым выходам соответствующих регистров, входы которых  вл ютс  соответственно третьим и четвертым входами логического блока. На чертеже изображена структурна  схема предлагаемого устройства, содержаща , например , два логических блока. Устройство содержит программный блок 1, выход которого соединен с первым входом блока 2 управлени , задающий генератор 3, выход которого соединен со вторым входом блока 2, первый выход которого соединен с первым входом первого регистра 4 данных и входом регистра 5 адреса, выход которого соединен с первым входом формировател  6 сигналов адреса, а первый выход регистра 4 данных , второй и третий выходы блока 2 управлени  соединены соответственно с первыми входами формирователей информационных сигналов 7, строба 8 и управл ющих сигналов 9, а выход формировател  .8 строба соединен с первым входом второго регистра 10 данных, выход которого соединен со вторым входом регистра 5, второй выход которого соединен с третьим входом блока 2 управлени , а второй вход регистра 10 соединен с выходом компаратора II, вход которого подключен к выводу контролируемой больщой интегральной схемы 12 пам ти, остальные выводы которой подключены к соответствующим выходам преобразователей уровней сигналов 13, 14 и 15 , входы которых соединены соответственно с выходами формирователей 7, 9 и 6. Устройство также содержит мультивибратор 16, генератор 17 тактовых сигналов, элемент 18 задержки , счетчик 19 тактов, логические блоки 20, каждый из которых содержит регистры 21 и 22, схемы 23 и 24 сравнени , мультиплексоры 25 и 26 и одновибраторы 27 и 28 и триггер 29. Устройство также содержит коммутатор 30., Вход мультивибратора 16 соединен с выходом генератора 3, а выход - со входом генератора 17 и первым входом счетчика 19, второй вход которого подключен к выходу генератора 17 и входу элемента 18 задержки. Входы блоков 20 подключены соответс венно к выходам элемента 18 .задержки и .счетчика 19 и четвертому и п тому выходам блока 2, а выходы - ко входам коммутатора 30, выходы которого соединены со вторыми входами формирователей 6-9. В каждом логическом блоке первые входы мультиплексоров 25 и 26 объединены и  вл ютс  первым входом блока 20, вторые входы соединены с первыми выходами соответствующих регистров 21 и 22, а выходы - с тактовыми входами соответству ющих одновибраторов 27 и 28, выходы которых соеданены со входами триггера 29 и  вл ютс  одними из выходов блока 20, другим выходом которого  вл етс  выход триггера 2 разрешающие входы одновибраторов 27 и 28 подключены к выходам соответствующих схем 23 и 24 сравнени , первые входы которых объединены и  вл ютс  вторым входом блока 20, а вторые входы подключены ко вторым выходам соответствующих регистров 21 и 22, входы которых  вл ютс  соответственно третьим и четвертым входами блока 20. Устройство дл  контрол  больщих интеграл ных схем пам ти работает следующим образом Перед началом работы в блок 2 заноситс  информаци  о последовательности контрольны сигналов, которую необходимо подать на выводы провер емой большой интегральной схемы 12 пам ти, чтобы оценить ее работоспособ ность. В формирователи 7, 9 и 6 заноситс  информаци  о режимах формировани  сигналов данных, управлени  и адреса. В регистр 21 каждого блока 20 заноситс  информаци  о времени по влени  сигнала на выходе одновибратора 27. В регистр 22 заноситс  информащ1  о времени по влени  сигнала на выходе одновибратора 28. После ввода информации управление передаетс  блоку 2, который по тактам от генератора 3 вырабатывает команды дл  управлени  регистрами 4 и 5, а также вырабатывает сигналы управлени  дл  провер емой большой интегральной схемы 12 пам ти и сигнал считывани  дп  формировани строба. Сигналы управлени  с блока 2 и сигналы с выходов регистров 4 и 5 поступают на формирователи 9, 7 и 6 дл  формировани  временных диаграмм между входными сигналами в соответствии с заданными сигналами , поступающими на эти формирователи из коммутатора 30. Сигналы управлени  данных и адреса с выходов формирователей 9, 7 и 6 соответственно через преобразователи 13, 14 и 15 уровней поступают на входные выводы провер емой большой интегральной схемы 12 пам ти. С выходов провер емой большой интегральной схемы 12 пам ти сигналы через преобразователь 11 уровней поступают на входы регистра 10. В момент поступлени  строба из формировател  8 сигналы с выходов провер емой большой интегральной схемы пам ти запоминаютс  в регистре 10. Сигт налы с выхода регистра 10 поступают в регистр 4 дл  сравнени . Результат сравнени  в виде выходного сигнала , поступает из регистров 4 в блок 2 дл  анализа. Формирователь 8 вырабатывает строб дл  записи в регистр 10 при поступлении сигнала считывани  из блока 2 и сигнала синхронизации из коммутатора 30. . С выхода генератора 3 сигнал поступает так же на вход мультивибратора 16, который фор мирует короткий сигнал Сброс дл  предварительного обнулени  счетчика 19 и генератора 17.. После окончани  сброса генератор 17 начинает вырабатывать тактовые импульсы, котоpbie поступают на счетчик 19 и элемент 18 задержки. При совпадении кода на выходах счетчика 19 с кодом в одном из регистров 21 и 22 на выходе схем 23 и 24 сравнени  вырабатываетс  сигнал, поступающий на разрешающий вход соединенных с ним одаовибраторов 27 и 28 соответственно. Каждый из мультиплексоров 25 и 26 в зависимости от поступающих на их первые входы кодов подключает один из выбранных выходов элемента 18 задержки на тактовые входы соответствующих одновибраторов 27 и 28.. Применение предлагаемого устройства дл  контрол  больших интегральных схем пам ти позвол ет измен ть временные соотношени  между сигналами данных, адреса и управлени  во врем  контрол , тто в 5-6 раз сокращает врем  контрол  каждой микросхемы пам ти типа К564РУ2. Формулаизобретени  1. Устройство дл  контрол  больших интегральных схем пам ти, содержащее программный блок, выход которого соединен с первым входом блока управлени , задающий генератор, выход которого подключен ко второму входу блока управлени , первый выход которого соединен с первым входом первого регистра данных и входом регистра адреса, выход которого соединен с первым входом формировател  сигналов адреса, причем первый выход первого регистра данных,второй и третий выходы блока управлени  соединены соответственно с первыми входами форми|ювателей информационных и управл ющих сигналов и формировател  строба , выход которого соедашен с первым входом второго регистра данных, выход которого соединен со вторым входом первого регистра данных, второй выход которого подключен к третьему входу блока управлени , второй вход второго регистра данных соединен с выходом компаратора, вход которого  вл етс  входом устройства, выходами которого  вл ютс  выходы преобразователей уровней сигналов, входы которых соединены соответственно с выходами формирователей информационных и управл ющих сигналов и формировател  сигналов адреса, отличающеес  тем, что, с целью повышени  быстродействи  устройства и расишреии  области его примене-. ни  за счет обеспечени  возможности программировани  контрол , оно содержит мультивибратор , генератор тактовых сигналов, элемент

   задержки, счетчик тактов, коммутатор и логические блоки, причем вход мультивибратора соединен с выходом задающего геиератора а выход - со входом генератора тактовых сигналов и первым входом счетчика тактов, второй вход которого подключен к выходу генератора тактовых сигналов и к выходу элмента задержки, входы логических блоков подключены соответственно к выходам элемента задержки и счетчика тактов и к четвертому и п тому выходам блока управлени , а выходы - ко входам коммутатора, выходы которого соединены со вторыми входами формирователей управл ющих и информационных сигналов, формировател  строба и формировател  сигналов адреса.
2. 2. Устройство по п. 1, о т л и ч а ю щ ее с   тем, что казкдый логический блок содержит регистры, схемы сравнени , мультиплексоры , одновибраторы и триггер, причем первые входы мультиплексоров объединены

   И  вл ютс . первым входом логического блока , вторые входы соединены с первыми выходами соответствующих регистрюв, а выходы - с тактовыми входами соответствующих одновибраторов, выходы которых соединены со входами триггера и  вл ютс  одними из вы ходов логического блока, другим выходом которого  вл етс  выход триггера, разрещающие входы одновибраторов подключены к выходам соответствующих схем сравнени , первые входы которых объединены и  вл ютс  вторым входом логического блока, а вторые входы подключены ко вторым выходам соответствующих регистров, входы которых  вл ютс  соответственно третьим и четвертым входами логического блока.

   Источники информащти, прин тые во внимание цри экспертизе 1. Патент Японии № 48-41739, кл. 97(7) G 01, опублик. 1973.

   2; Патент США N 3751649, кл. 235-153, опублик. 1973 (прототип).