SU903859A1 - Converter of binary code to binary-decimal-hexadecimal - Google Patents

Description

II

Изобретение относитс  к автоматике и вычислительной технике и может быть иcпo ьзoвaнo при построении преобразователей с маситабированием в аппаратуре дл  измерени  углового перемещени .The invention relates to automation and computer technology and can be used in the construction of transducers with masitabation in an apparatus for measuring angular displacement.

Известен преобразователь двоичного кода в двоично-дес тично-шестидес тиричный , содержащий двоично-дес  тичный счетчик градусов, двоично- дес тичный счетчик минут, двоичный счетчик, первый второй и третий депшфраторы, генератор импульсов, блок делени  на три. Принцип действи  этого устройства основан на мгновенном преобразовании двоичного кода угла трех старших разр дов с помощью второго дешифратора в двоичнодес тичный код и записью результата в двоично-дес тичный счетчик градусов , и на преобразовании остальной части входного кода путем пересчета с коррекцией lA binary-to-hexadecimal binary code converter is known, which contains a binary-decimal degrees counter, a binary decimal minutes counter, a binary counter, the first second and third depressors, a pulse generator, a division unit into three. The principle of operation of this device is based on instantly converting the binary code of the angle of the three most significant bits with the help of the second decoder into a binary code and writing the result into a binary-decimal degree counter, and converting the rest of the input code by recalculating with correction l

Недостаток этого преобразовател  - низкое быстродействие.The disadvantage of this converter is low speed.

Наиболее близким по технической сладости и схемному построению к предлагаемому  вл етс  преобразователь двоичного кода в двоично-дес тично-шестидес тиричный код, содержащий двоичный счетчик, дешифратор нул , элемент И, блок счетчиков коррекции, дешифратор старших р зр дов , элемент задержки и двоичнодес тичный счетчик 23The closest in technical sweetness and circuit construction to the proposed one is a binary-to-hexadecimal code converter, containing a binary counter, a zero decoder, AND element, correction counters block, higher-order decoder, delay element, and binary counter 23

Недостато1с известного преобразовател  также состоит в относительно низком быстродействии.The lack of a known converter also consists in a relatively low speed.

Цель изобретени  - увеличение быстродействи  .The purpose of the invention is to increase speed.

Поставленна  цель достигаетс  тем, что в преобразователь двоичного кода в двоично-дес тично-иестидес тиричный код, содержа1Д1Й двоичный счетчик, дешифратор нул , входы которого соединены .с выходами младших разр дов двоичного счетчика, пёрвый элемент И, блок счетчиков коррекции , вход которого соединен с выходом первого элемента И и счетным входом двоичного счетчика, дешифратор старших разр дов, входы которогоThe goal is achieved by the fact that the binary code converter is a binary decimal code, containing a binary counter, a zero decoder, the inputs of which are connected to the outputs of the lower bits of the binary counter, the first element And, a block of correction counters whose input is connected with the output of the first element And the counting input of the binary counter, the decoder high bits, the inputs of which

.соединены с выходами группы старших разр дов двоичного счетчика, элемент задержки и двоично-дес тинный счетчик, счетный вход которого соединен с выходом блока счетчиков коррекции , а разр дные вбпсоды двоичнодес тичного счетчика  вл ютс  выходами преобразовател , первый вход первого элемента И  вл етс  тактовым входом преобразовател , а второй вход первого элемента И соединен с выходом дешифратора нул , выходы деширфатора старших разр дов соединены с установочными входами двоично-дес тичного счетчика первой группы, группа входов старших разр дов двоичного счетчика  вл етс  .группой входов старших разр дов преобразовател , введены второй элемент И, группу элементов ИЛИ и триггер, нулевой вход которого соединен через элемент задер кки с выходом дешифратора нул  и первым входом второго элемента И, второй вход которого соединен с выходом триггера, единичный вход которого соединен с входом ict 1-ого разр да преобразовател , где i - число разр дов в группе старших разр дов преобразовател , и со второй группой установочных входов двоично-дес тичного счетчика, выход второго элемент И соединен с первой группой входов группы элементов ШШ, вторые входы которой  вл ютс  группой младших разр дов входов преобразовател , а выходы группы элементов ИЛИ соединены с группой входов младших разр дов дв ичного счетчика.. are connected to the outputs of the high-order bits of the binary counter, the delay element and the binary-decimal counter, the counting input of which is connected to the output of the correction counter block, and the bit outputs of the binary segment counter are outputs of the converter, the first input of the first element I is clock the input of the converter, and the second input of the first element I is connected to the output of the decoder zero, the outputs of the higher-order descriptor are connected to the installation inputs of the binary-decimal counter of the first group, the input group in the higher bits of the binary counter is a group of inputs of the higher bits of the converter, a second AND element, a group of OR elements and a trigger, the zero input of which is connected through the delay element to the output of the decoder zero and the first input of the second element AND, the second input of which is connected with the trigger output, the single input of which is connected to the ict input of the 1st bit of the converter, where i is the number of bits in the group of high bits of the converter, and with the second group of setup inputs of the binary-decimal counter, output the second element AND is connected to the first group of inputs of the group of elements SH, the second inputs of which are the group of lower-order bits of the inputs of the converter, and the outputs of the group of elements OR are connected to the group of inputs of the lower-order bits of the double counter.

На чертеже приведена блок-схема предлагаемого преобразовател  двоичного кода в двоично-дес тично-шестидес тиричный оThe drawing shows the block diagram of the proposed binary-to-binary-hexadecimal converter.

Преобразователь содержит первый элемент И 1 и двоичньй сче -чик 2, двоично-дес тичный счет ик 3, счетный вход которого через блок 4 счетчиков коррекции соединен с выходом первого элемента И 1, группу 5 элементов ИЛИ, дешифратор 6 нул , подключенный к выходам разр дов двоичного счетчика 2, кроме трех старших , выход дешифратора. 6 соединен со входом первого элемента И 1, де шифратор 7 старших разр дов, включенный между выходами трех старших разр дов двоичного счетчика 2 и установочным входом двоично-дес тичного счетчика 3, триггер 8, выходThe converter contains the first element AND 1 and the binary counter 2, the binary-decimal account IR 3, the counting input of which is connected to the output of the first element AND 1, group 5 of the elements OR, the decoder 6 zero through the block 4 of the correction counter Dov binary counter 2, except for the three elders, the output of the decoder. 6 is connected to the input of the first element I 1, the de encoder 7 higher bits connected between the outputs of the three higher bits of the binary counter 2 and the installation input of the binary decimal counter 3, trigger 8, output

которого через последовательно соединенные второй элемент И 9 и группу элементов ИЛИ подключен к младшим разр дам двоичного счетчика 2, при этом один вход триггера В черезthrough which the second element 9 and the group of elements OR are connected in series to the younger bits of binary counter 2, with one trigger input B through

элемент 10 задержки соединен с выходом дешифратора 6 нул  и со вторым входом второго элемента И 9, а второй - со вторым установочным входом двоично-дес тичного счетчика 3 иthe delay element 10 is connected to the output of the decoder 6 zero and to the second input of the second element I 9, and the second to the second installation input of the binary-decimal counter 3 and

5 с входом четвертого старшего разр да входного кода преобразовател , вторые входы группы 5 элементов ИЛИ подключены к кодовым шинам соответствующих младших разр дов входного кода, входы 11, входы 12 преобразовател  и тактовый вход 13 преобразовател .5 with the input of the fourth most significant bit of the input code of the converter, the second inputs of group 5 of the elements OR are connected to the code buses of the corresponding lower bits of the input code, inputs 11, inputs 12 of the converter and clock input 13 of the converter.

Процесс преобразовани  двоичного кода угла в двоично-дес тично-шестидес тиричный код производитс  следующим образомThe process of converting a binary code of an angle to a binary-hex-hexadecimal code is performed as follows.

После записи в двоичный счетчик 2 кода преобразуемого числа(предположим код четвертого разр да равен нулю) дешифратор нул  6 выдает на элемент 1 К сигнал разрешени  который открываетс , и последовательность импульсов поступает одновременно , на входы двончного счетчика 2 и блок 4 счетчиков коррекции. С выхода блока 4 последовательность импульсов поступает на вход двоично-дес тичного счетчика 3, Блоком счетчиков коррекции производитс  запрещение вначале каждого третьего , а затем из полученной последовательности каждого 89 импульсов, поступающих на его вход, что обеспечивает коэффициент пересчета, равный 4-11- 0,65917.After writing to the binary counter 2 the code of the number to be converted (suppose the fourth bit is zero), the decoder zero 6 outputs the resolution signal to the 1 K element, which opens, and the pulse sequence is fed simultaneously to the inputs of the double counter 2 and the correction counter block 4. From the output of block 4, a sequence of pulses is fed to the input of a binary-decimal counter 3, the block of correction counters prohibits every third and then from the received sequence of every 89 pulses fed to its input, which provides a conversion factor of 4-11-0 , 65917.

Э BvUh bv

Когда двоичное число, записан- кое во входном счетчике 2, станет равным нулю, дешифратор 6 выдает запрещающий сигнал на элемент И 1, в результате прекращаетс  подача импульсов пересчетао Код, содержа1ДИЙ в трех старших разр д.ах двоичного счетчика 2, поступает через дешифратор 7- на предварительную 5 установку выходного двоично-дес тичного счетчика градусов.When the binary number recorded in the input counter 2 becomes zero, the decoder 6 generates a inhibit signal to the element AND 1, as a result, the recalculation pulses are stopped. The code containing 1 D in three higher bits of the binary counter 2 enters through the decoder 7 - to pre-set the 5 output binary-decimal degrees counter.

Таким образом, после прекращени  поступлени  импульсов на вход двоичного счетчика 2 и двоичногдес  тичного счетчика 3, в последнем зафиксируетс  число 2° Т-||- что соответствует преобразованию максимального значени  величины уг ла (без четырех старших разр дов) 15-ти разр дного двоичного кода угла в двОично-дес тично-шестидес  тиричный код с точностью до одной угловой минуты. в том случае, есди код четвертого разр да преобразуемого числа равен единице, то одновременно с записью кода грех старших разр дов в выходной счетчик 3 производитс  запись двоично-дес тичного коДа 22 непосредственно в тот же счетчик .3 и установка триггера 8 в единичное состо ние, обеспечива  сигнал разрешени  на входе элемента И 9. После этого процесс преобразовани  двоичного кода угла происходит ана логично тому, как это было описано ранее. Однако после завершени  процесса прербразовани  по команде с дешифратора 6 нул  подаетс  сигнал через элемент И 9, по которому записываетс  двоичный код 0,5, т. в счетчик 2 записываетс  двоичный код числа 45, что соответствует в :наюем случае - при цене единицы мдадщего разр да преобразуемого ко96 да, равной 0,65917968 мин, 45 0,65917968 30 мин„ Затем вновь срабатывает дешифратор нул  6, через элемент И 1 на вход двоичного счетчика 2 поступает 45 импульсов, а на вход - счетчика 3, на. этом процесс преобразовани  завершаетс . Таким образом процедуру масштабного преобразовани  двоичного кода датчика угла в двоично-дес тичношестидес тиричный , рассматрива  ее как процесс преобразовани  информации из алфавита 2.Х%... Xq, ( TJ (.0 в алфавит .,...2„ ха можно описать с помощью равенства -ю-во-- где К - коэффициент масштабного преобразовани , или в виде , Например, при преобразовании двоичного кода датчика угла с учетом ; 3/ дл  четвертого (старшего) разр да, можно записать IJiS - 22. + 0, -TV-- ГТ ( ti К А 2. V.O-60 4 В таблице представлено кодирование цены разр дов в разр ды двоичноес тичных счетчиковThus, after stopping the arrival of pulses at the input of binary counter 2 and binary binary counter 3, in the latter the number 2 ° T - || will be fixed - which corresponds to the conversion of the maximum angle value (without the four most significant bits) of the 15-bit binary the angle code is in double-decimal-sixty-dimensional code with an accuracy of one angular minute. In the event that the fourth-digit code of the number being converted is equal to one, then simultaneously with writing the higher-order bit code to the output counter 3, the binary-decoding code 22 is written directly into the same counter .3 and the trigger 8 is set to the single state , providing a resolution signal at the input of the element 9. After that, the process of converting the binary code of the angle occurs similarly to that described earlier. However, after the conversion process is completed, a command from the decoder 6 zero is given a signal through the AND 9 element, which records the binary code 0.5, so the counter code 2 records the binary code of the number 45, which corresponds to: yes convertible code yes, equal to 0.65917968 min, 45 0.65917968 30 min „Then the decoder zero 6 is again triggered, through the element 1 1 45 pulses go to the input of the binary counter 2, and the counter 3 to the input, on. the conversion process is completed. Thus, the procedure of the scale conversion of the binary code of the angle sensor to the binary-decimal six-fold is considered as the process of converting information from the alphabet 2.X% ... Xq, (TJ (.0 into the alphabet., ... 2 "ha can be described using the equality -y-in-- where K is the scale conversion factor, or in the form, For example, when converting the binary code of an angle sensor with; 3 / for the fourth (senior) bit, you can write IJiS - 22. + 0, -TV-- GT (ti KA 2. VO-60 4 The table below presents the coding of the bit bits in the binary x counters

Таким образом, из предыдущего равенства t 4 ) и таблицы видно, что имеетс  возможность ввести код числа 22 непосредственно в выходной счетчик 3, и после выполнени  процедурыThus, from the previous equality t 4) and the table it is seen that it is possible to enter the code of the number 22 directly into the output counter 3, and after the procedure

число-импульсного преобразовани  над кодом преобразуемого числа (без четвертого старшего разр да) вйести двоичный код числа А2. во входной счетчик 2. и процедуру число-импульг.ного преобразовани  произвести повторно .pulse-number transform over the code of the number to be converted (without the fourth most significant bit) include the binary code of the number A2. in the input counter 2. and the number-pulse conversion procedure is repeated.

Claims (2)

Таким образом, предлагаемое уст .ройство характеризуетс  по сравнению с известным практически вдвое высоким быстродействием ввиду того, что число градусов и минут, соответствукмцее четвертому старшему мзр ду вкодного кода, не подвергаетс  число-импульсному преобразованию, а раз лагаетс  на два слагаемых, первое из которых вводитс  непосредственно в двоично-дес тичный счетчик, второе в двоичный счетчик, и подвергаетс  масштабному преобразованию, т.е. чис ло-импульсному преобразованию подвер гаетс  по существу двоичный код, за исключением четырех старших разр дов . Формула изобретени  Преобразователь двоичного кода в двоично-дес тично-шестидес тиричный код, содержащий двоичный счетчик, дешифратор нул , входы которого соединены с выходами млад1шх разр дов двоичного счетчика, первый элемент и, блок счетчиков коррекции, вход ко торого соединен с выходом первого элемента И и счетньм входом двоичного счетчика, дешифратор старших разр дов , входы которого соединены с выходами старших разр дов двоичного счетчика, элемент задержки и двокчно цес тичный ,счетчик, счетный вхо которого соединен с выходом блока счетчиков коррекции, а разр дш 1е выходы двоично-дес тичного счётчика  вл ютс  выходами преобразовател , первый вход первого элемента И  вл етс  тактовым входом преобразовател  а второй вход первого элемента И соединен с выходом дешифратора нул . выходы деншфратора старших разр дов соединены с первой группой установочных входой двоично-дес тичного счетчика , группа входов старошх разр дов двоичного счетчика  вл етс  группой входов старших разр дов преобразовател , отличающийс   тем, что, с целью повьшени  быстродействи , в него введены второй элемент И, блок элементов ИЛИ и триггер, нулевой вход которого соединен через элемент задержки с выходом дешифратора нул  и первым входом второго элемента И, второй вход которого соединен с выходом триггера, единичный .вход которого соединен с входом 1+1-ого разр да преобразовател , где I - число разр дов в группе старших разр дов преобразовател , и со второй группой установочных входов двоично-дес тичного счетчика , выход второго элемента И соединен с первой группой входов блока элементов ИЛИ, втора  группа которого  вл етс  .группой младших разр дов входов преобразовател , а выходы блока элементов ИЛИ соединеш 1 с группой входов младпшх разр дов двоичного счетчика. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 346719, кл, G 06 F 5/02, 1971. Thus, the proposed device is characterized in comparison with the known almost twice as high speed due to the fact that the number of degrees and minutes corresponding to the fourth most important target code code does not undergo a number-impulse transformation, and is divided into two terms, the first of which is entered directly into the binary-decimal counter, the second one into the binary counter, and is subjected to scale conversion, i.e. The pulse number is subject to essentially binary code, with the exception of the four most significant bits. Invention A binary code converter in a binary-hexadecimal code containing a binary counter, a zero decoder, the inputs of which are connected to the outputs of the low bits of the binary counter, the first element and, the block of correction counters, the input of which is connected to the output of the first element I and the binary input of the binary counter, the high-order decoder, the inputs of which are connected to the outputs of the higher bits of the binary counter, the delay element and the dual-binary counter, the counter input of which is connected to the output b The localization of the correction counters, and the discharge of the 1st outputs of the binary-decimal counter are the outputs of the converter, the first input of the first element I is the clock input of the converter, and the second input of the first element AND is connected to the output of the decoder zero. the high end bits' outputs are connected to the first group of the installation inputs of a binary-decimal counter, the high-level binary discharge inputs group is a group of high-order converter inputs, characterized in that, in order to improve speed, a second element I was entered into it, the block of the OR elements and the trigger, the zero input of which is connected through the delay element to the output of the decoder zero and the first input of the second element AND, the second input of which is connected to the output of the trigger, the unit input of which It is single with the input of the 1 + 1 th bit of the converter, where I is the number of bits in the group of senior bits of the converter, and with the second group of installation inputs of the binary-decimal counter, the output of the second element AND is connected to the first group of inputs of the block of elements OR, the second group of which is the group of the lower bits of the converter inputs, and the outputs of the block of elements OR is connected 1 with the group of inputs of the young bits of the binary counter. Sources of information taken into account during the examination 1. USSR Author's Certificate No. 346719, class G 06 F 5/02, 1971. 2. Авторское свидетельство СССР № 690475, кл. G 06 F 5/02, 1977 (прототип).2. USSR author's certificate No. 690475, cl. G 06 F 5/02, 1977 (prototype).