SU900286A1 - Device for checking digital systems - Google Patents

Description

(5) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ СИСТЕМ(5) DEVICE FOR CONTROL OF DIGITAL SYSTEMS

1one

Изобретение относитс  к вычислительной технике и может быть исполь зовано дл  контрол  цифровых систем.The invention relates to computing and can be used to control digital systems.

Известно устройство контрол  цифровых систем, содержащее сдвиговые регистры и шифратор Щ.A device for controlling digital systems, containing shift registers and the encoder, is known.

Однако дл  определени  томного места неисправности с помощью этого устройства необходимо дополнительное оборудование или увеличение числа выполн емых операций.However, additional equipment or an increase in the number of operations to be performed is necessary to determine the bulky location of the malfunction using this device.

Кроме того, в указанном устройстве отсутствует возможность фиксировани  случайных сбоев, так как оно предназначено только дл  обнаружени  неисправностей, по вл ющихс  посто и но.In addition, there is no possibility of detecting accidental failures in this device, since it is intended only for detecting faults that occur constantly.

Наиболее близким по технической сущности к предлагаемому изобретению  вл етс  устройство дл  контрол  цифровых систем, содержащее компаратор запуска по кОду, блок индикации , элемент ИЛИ, генератор цифровой задержки, шину Сброс, двеThe closest in technical essence of the present invention is a device for monitoring digital systems, comprising a start-up comparator for COD, an indication unit, an OR element, a digital delay generator, a Reset bus, two

группы вентилей, формирователь синхросигнала , запоминающее устройство, два триггера, вентиль, генератор импульсов, амплитудные компараторы, входы которых соединены с выходами испытуемой системы и входами компаратора запуска по коду, а выходы с первыми входами первой группы вентилей , выходы которой соединены с входами запоминающего устройства, valve groups, clock driver, memory, two triggers, valve, pulse generator, amplitude comparators, whose inputs are connected to the outputs of the system under test and the start-up comparator inputs by code, and the outputs from the first inputs of the first group of gates, whose outputs are connected to the inputs of the memory device ,

to выходы которого соединены с входами блока индикации и первыми входами второй группы вентилей, вторые входы которых соединены с выходами первого триггера, а выходы - с входами заIS поминающего устройства, первый вход первого триггера соединен с шиной Сброс, а выход - с входом генератора импульсов, выход которого соединен с входом элемента ИЛИ, вто рой вход которого соединен с выходом вентил , один вход которого соединен с выходом второго триггера, второй - с входом формировател  синросигнала , вход которого соединен выходом испытуемой цифровой системы , первый вход второго триггера соединен с шиной Сброс. Запоминающее устройство содержит регистр временного хранени  информации, блок пам ти данных и блок управлени  пам тью. Устройство запускаетс  по заранее заданному коду, по вл ющемус  на выходах испытуемых цифровых систем и позвол ет после срабатывани  вынести на блок индикации 16 кодов, предшествующих запускаемому или следующих за запускаемым, что дает возможность точного определени  места случайных сбоев 2.The outputs of which are connected to the inputs of the display unit and the first inputs of the second group of gates, the second inputs of which are connected to the outputs of the first trigger, and the outputs to the inputs behind the help device, the first input of the first trigger is connected to the reset bus, and the output to the input of the pulse generator, the output of which is connected to the input of the OR element, the second input of which is connected to the output of the valve, one input of which is connected to the output of the second trigger, the second - to the input of the synol signal generator, the input of which is connected to the output of the test signal rovoy system, the first input of the second flip-flop connected to the bus reset. The memory device contains a temporary storage register, a data storage unit and a memory management unit. The device is launched according to a predetermined code that appears at the outputs of the digital systems under test and allows, after being triggered, to put on the display unit 16 codes preceding the one being started or following the one being started, which allows accurate determination of the location of random failures 2.

Недостатком известного устройства  вл ютс  его ограниченные функциональные возможности по выбору массива информации исследуемых цифровых систем, запоминаемому дл  последующего вывода на блок индикации.A disadvantage of the known device is its limited functionality in selecting an array of information of the digital systems under study, which is memorized for subsequent output to the display unit.

Запоминание кодов жестко прив зано к запускающему коду и осуществл етс  запоминание и индикаци  либо 16-ти кодов, предшествующих запускаемому , либо 16-ти кодов, непосредственно следующих за запускаемым кодом. Вывод на индикацию одновременно, например , 8-ми кодов до кода запуска и 8-ми кодов, следующих после кода Запуска в устройстве не предусмотрен . Цифровой генератор задержки, отсчитывающий число входных тактовых сигналов, позвол ет только сдвинуть сигнал запуска пам ти относительно запускающего кода.The storage of codes is rigidly linked to the triggering code, and the memorization and indication of either 16 codes preceding the launched one or 16 codes immediately following the triggered code is carried out. Display on the display at the same time, for example, 8 codes to the launch code and 8 codes following the Start code in the device is not provided. A digital delay generator, counting the number of input clock signals, only allows the memory start signal to be shifted relative to the trigger code.

Кроме того, недостатком устройства  вл етс  его сложность, а именно сложность организации пам ти (наличие блока управлени  пам тью, регистра временного хранени  информации).In addition, the drawback of the device is its complexity, namely, the complexity of organizing the memory (the presence of a memory management unit, a temporary storage register).

Цель изобретени  - упрощение устройства и расширение функциональных возможностей за счет запоминани  и индикации информации, предшествующей сбойной на любое количество тактов.The purpose of the invention is to simplify the device and extend the functionality by storing and displaying information preceding the failed one for any number of cycles.

Поставленна  цель достигаетс  тем, что в устройство дл  контрол  цифровых систем, содержащее схему сравнени  кодов, блок индикации, элемент ИЛИ, элемент задержки, первую и вторую группу элементов И, формирователь синхросигнала, группу регистров сдвига, первый и второй триггер , первый элемент И, генератор импульсов и группу амплитудных компараторов , причем каждый выход контролируемой системы соединен со входом соответствующего амплитудного компаратора группы и с соответствующим входом схемы сравнени  кодов, выход каждого амплитудного компаратора группы соединен с первым входом соответствующего элемента И первой группы, выход каждого элемента И первой группы соединен с информационным входом соответствующего регистра , сдвига группы, выход каждого регистра сдвига соединен с соответствующим входом блока индикации и первым входом соответствующего элемента И второй группы, тактовый выход контролируемой системы соединен со входом формировател  синхросигнала, выход которого соединен с первым входом первого элемента И, установочныйThe goal is achieved in that a device for monitoring digital systems, comprising a code comparison circuit, an indication unit, an OR element, a delay element, the first and second group of AND elements, a clock generator, a group of shift registers, the first and second trigger, the first AND element, a pulse generator and a group of amplitude comparators, with each output of the controlled system connected to the input of the corresponding amplitude comparator of the group and with the corresponding input of the code comparison circuit, the output of each amplitude group comparator is connected to the first input of the corresponding element AND of the first group, the output of each element of the first group is connected to the information input of the corresponding register, the group shift, the output of each shift register is connected to the corresponding input of the display unit and the first input of the corresponding element AND of the second group, clock output controlled system is connected to the input of the clock signal generator, the output of which is connected to the first input of the first element And, the installation

о вход устройства соединен с первым установочным входом первого и второго триггеров, единичный выход первого триггера соединен со вторым входом всех элементов И второй группы и со входом генератора импульсов, выход которого соединен с первым входом элемента ИЛИ, а его второй вход - с выходом первого элемента И, выход элемента задержки соединен соo the device input is connected to the first installation input of the first and second triggers, the unit output of the first trigger is connected to the second input of all AND elements of the second group and to the input of the pulse generator, the output of which is connected to the first input of the OR element, and its second input - with the output of the first element And, the output of the delay element is connected to

0 вторым установочным входом первого и второго триггеров и со вторыми входами всех элементов И первой группы, выход второго триггера соединен со аторым входом первого элемента И,0 with the second setup input of the first and second triggers and with the second inputs of all elements AND of the first group, the output of the second trigger is connected to the ator input of the first element I,

5 введен третий триггер и второй элемент И,причем,выход элемента ИЛИ соединен с управл ющим входом каждого регистра сдвига группы и с первым входом второго элемента И, выход которого5, a third trigger and a second AND element are introduced, moreover, the output of the OR element is connected to the control input of each group shift register and to the first input of the second AND element, the output of which

р соединен со входом элемента задержки, установочный вход устройства соединен с первым установочным входом третьего триггера, выход схемы сравнени  кодов соединен со вторым установочным входом третьего триггера.p is connected to the input of the delay element; the installation input of the device is connected to the first installation input of the third flip-flop; the output of the code comparison circuit is connected to the second installation input of the third flip-flop.

ВЫХОД которого соединен со вторым входом второго элемента И.The OUTPUT of which is connected to the second input of the second element I.

На чертеже представлена блок-схема устройства.The drawing shows the block diagram of the device.

Устройство содержит контролируемую цифровую схему 1, схему 2 сравнени  кодов, амплитудные компараторы 3, блок А индикации, элемент ИЛИ 5 элемент 6 задержки, первуюThe device contains a controlled digital circuit 1, circuit 2 comparison of codes, amplitude comparators 3, display unit A, element OR 5 delay element 6, first

группу элементов И 7, формирователь 8 синхросигналов, второй элемент И Я группу регистров 10 сдвига, первый элемент И 11, вторую группу элеменJOB И 12, генератор 18 импульсов, первый триггер l, третий триггер 15 и второй триггер 1б, вход 17 установочный . Входы амплитудных компараторов 3 соединены с выходами контролируемой системы 1 и входами схемы 2 сравнени  кодов, а выходы - с первыми входами первой группы элементов И 7 Выход каждого элемента И первой группы элементов И 7 соединены с ин формационным входом соответствующе го регистра 10 сдвига, выходы каждо го из которых соединены с входами блока Ц индикации и первым входом соответствующего элемента И 12 второй группы. Вторые входы каждого эл мента И второй группы элементов И 12 соединены с выходом триггера 1, а выходы каждого элемента И вто рой группы элементов И 12 - с инфор мационным входом соответствующего регистра группы регистров 10 сдвига Выход триггера соединен с входом генератора 13 импульсов, выход кото рого соединен с первым входом элеме та ИЛИ 5- Второй вход элемента ИЛИ соединен с выходом первого элемента И 11, один вход которого соединен с выходом триггера 16, а второй - с выходом формировател  8 син хросигнала. Вход формировател  8 синхросигнала соединен с выходом ис пытуемой цифровой системы Т. Первый установочный вход триггера 15 соединен с установочным входом 17 устройства, а второй - с выходом сх мы 2 сравнени  кодов, выход третьего триггера соединен со вторым входом второго элемента И 9, второй вход которого соединен с выходом эл мента ИЛИ 5 и управл ющими входами всех регистров группы регистров сдв га, а выход второго элемента И 9 со входом элемента 6 задержки. Выход элемента 6 цифровой задержки соединен со вторыми входами первой группы элементов И 7 и входами триг геров и 1б. Устройство работает следующим образом. Выходные сигналы с контролируемо системы 1 поступают на входы амплитудных компараторов 3 и с их выходо через нормально открытые элементы И группы элементов И 7 на входы регистров 10 сдвига, число которых равно числу выходных сигналов контролируемой цифровой системы 1, Си1- налы с формировател  В синхросигналов , формируемые тактовыми импульсами контролируемой цифровой системы 1, поступают на входы сдвига регистров сдвига группы регистров 10 через первый элемент И 11 и элемент ИЛИ 5 и сдвигают информацию каждого из выходов контролируемой системы 1 при каждом такте ее работы, заполн   регистры группы регистров 10 сдвига текущей информацией. После заполнени  регистров группы регистров 10 сдвига информаци  из последних их разр дов стираетс . Таким образом, при каждом такте работы системы 1 текуща  информаци  поступает на вход регистров группы р гистров 10 сдвига, а в самом регистре сдвига в каждый момент содержитс  информаци , предшествующа  текущей. Количество предшествующих слоев определ етс  длиной регистров группы регистров 10 (при длине регистров , например,в 16 разр дов регистры сдвига хран т слово текущей информации и 15 предшествующих). Допустим, что результатом случайного сбо  контролируемой цифровой системы 1  вл етс  по вление какогото кода на ее выходах. В этом случае на схеме 2 сравнени  кодов (представл ющего , например, схему совпадени  ииогоразр дных кодов набирают этот код. При совпадении набранного и по вившегос  на выходе системы 1 кодов схема сравнени  2 выдает импульс на вход триггера 15, сигналом с выхода триггера 15 открываетс  второй элемент И 9- Импульс синхронизации при этом поступает на элемент 6 задержки. Элемент 6 задержки представл ет собой, например счетчик, в который с помощью ключей (тумблеров) в дополнительном коде записываетс  число тактов, на которое должен быть задержан импульс синхрюнизации на выходе по отношению ко входу. При поступлении заданного на тумблерах числа импульсов синхронизации с выхода генератора задержки поступает импульс,  вл ющийс  импульсом переполнени  счетчика. Если на тумблерах задержки задана задержка, равна  нулю, то элемент 6 задержки перебрасывает триггер 16 и закрывает элементы И первой группы 7 и первый элемент И 11, дальней7 шее поступление информации из кон дролируемой системы 1 на регистры группы регистров 10 прекращаетс . П этом в регистрах группы регистров 1 хранитс  информаци , предшествующа  по вившемус  на выходах контролируемой системы 1 ожидаемому коду сбо . Если на ключах элемента 6 цифровой задержки набрано число, отличное от нул ,то информаци  с выхода испытуемой системы 1 продолжает пос тупать и фиксироватьс  в регистрах группы регистров 10. Одновременно импульсы сдвига (импульсы синхронизации ) поступают на счетный вход элемента 6 цифровой задержки. При поступлении числа импульсов, равного заданной величине цифровой задержки , перебрасываетс  триггер 1б элементы И первой группы элементов и первый элемент И П. При этом в регистрах 10 будет находитьс  информаци , предшествующа  интересующего оператора коду и последующа . Количество последующих слоев соответствует заданному оператором числ на элементе 6 цифровой задержки. Использование в устройстве сдвигов регистров 10 позволило совместитьзо a group of elements And 7, a shaper 8 clock signals, a second element I and a group of shift registers 10, a first element AND 11, a second group of elements JOB AND 12, a pulse generator 18, a first trigger l, a third trigger 15 and a second trigger 1b, an input 17 setting. The inputs of the amplitude comparators 3 are connected to the outputs of the monitored system 1 and the inputs of the circuit 2 comparison of codes, and the outputs to the first inputs of the first group of elements AND 7 The output of each element And the first group of elements And 7 are connected to the information input of the corresponding shift register 10, each Of which are connected to the inputs of the display unit C of the display and the first input of the corresponding element And 12 of the second group. The second inputs of each element I of the second group of elements I 12 are connected to the output of trigger 1, and the outputs of each element I of the second group of elements I 12 are connected to the information input of the corresponding register of the shift register 10 The output of the trigger is connected to the input of the generator 13 pulses whose output It is connected to the first input of the OR 5 element. The second input of the OR element is connected to the output of the first element AND 11, one input of which is connected to the output of the trigger 16, and the second to the output of the driver of the 8 sync signal. The input of the clock generator 8 is connected to the output of the digital system under test T. The first installation input of the trigger 15 is connected to the installation input 17 of the device, and the second to the output of circuit 2 of the code comparison, the output of the third trigger 9, the second input which is connected to the output of the element OR 5 and the control inputs of all registers of the shift register group, and the output of the second element AND 9 to the input of the element 6 delay. The output of the digital delay element 6 is connected to the second inputs of the first group of elements And 7 and the inputs of the triggers and 1b. The device works as follows. The output signals from the controlled system 1 are fed to the inputs of the amplitude comparators 3 and from their output through the normally open elements AND groups of elements AND 7 to the inputs of shift registers 10, the number of which is equal to the number of output signals of the controlled digital system 1, S1-signals from the Former B sync signals, generated by the clock pulses of the controlled digital system 1, arrive at the shift inputs of the shift registers of the register group 10 through the first element 11 and the element OR 5 and shift the information of each of the outputs of the monitored s threads 1 at each cycle of its operation, is filled registers shift register group 10 with current information. After filling the registers of the group of 10 shift registers, the information from their last bits is erased. Thus, with each clock cycle of the system 1, the current information is fed to the input of the registers of the switch group 10 of the shift, and in the shift register itself at each moment contains information preceding the current one. The number of preceding layers is determined by the length of the registers of the group of registers 10 (with the length of the registers, for example, in 16 bits, the shift registers store the current information word and 15 preceding ones). Suppose that the result of a random failure of a controlled digital system 1 is the appearance of some code at its outputs. In this case, in the code comparison circuit 2 (representing, for example, a matching code and a digit code, this code is dialed. When the code entered at the output of system 1 coincides, the comparison circuit 2 outputs a pulse to the trigger input 15, opens with a signal from the trigger output 15 The second element AND 9 is a synchronization pulse in this case arrives at the delay element 6. The delay element 6 is, for example, a counter into which the number of clock cycles must be recorded using keys (toggle switches) in the additional code An impulse of synchronization at the output with respect to the input. When the number of synchronization pulses specified on the toggle switches comes from the output of the delay generator, a pulse arrives that is a counter overflow pulse. If the delay toggle switches are set to zero, the delay element 6 delays the trigger 16 and closes the elements of the first group 7 and the first element of the 11 and further, the flow of information from the controlled system 1 to the registers of the group of registers 10 is stopped. In this case, the registers of register group 1 store information that precedes the higher output of controlled system 1 to the expected code of failure. If a number other than zero is dialed on the keys of the digital delay element 6, then the information from the output of the system 1 under test continues to enter and be fixed in the registers of the register group 10. At the same time, the shift pulses (synchronization pulses) arrive at the count input of the digital delay element 6. Upon receipt of the number of pulses equal to the specified digital delay value, the trigger 1b of the elements AND of the first group of elements and the first element of AND is transferred. In this case, the registers 10 will contain information preceding the operator of interest to the code and the subsequent one. The number of subsequent layers corresponds to the digital delay set by the operator of the numbers on item 6. The use of the register shifts in the device 10 allowed to combine the

функции регистра временного хранени  и пам ти данных. Дл  вывода информации на блок k индикоции импульсов с выхода элемента 6 задержки перебрасываетс  первый триггер 1. Сигналом с триггера открываютс  элементы И второй группы элементов И 12 и запускаетс  генератор 13 импульсов . Импульсы с выхода генератора 13 с задаваемой оператором частотой через элемент ИЛИ 5 поступают на сдвиговые входы группы регистров 10. Информаци  в регистрах 10 сдвигаетс  по кольцу и последовательно подаетс  на блок А индикации.register functions and data storage. In order to output information to the pulse indication unit k from the output of the delay element 6, the first trigger 1 is thrown. A trigger signal opens the AND elements of the second group of elements And 12 and the pulse generator 13 is started. The pulses from the generator output 13 with the frequency set by the operator through the element OR 5 are fed to the shift inputs of the register group 10. The information in the registers 10 is shifted around the ring and subsequently fed to the display unit A.

Триггеры устанавливаютс  в исходное состо ние сигналом с установочного входа 17 устройства.The triggers are reset by a signal from the setup input 17 of the device.

Таким образом,включение генератора цифровой задержки в момент по влени  на выходе контролируемой системы интересующего оператора кода, обеспечивает произвольный выбор массива информации исследуемых цифровых систем, а использование в качестве запоминающего устройства сдвиговых регистров упрощает устройство контрол  (отсутствует блок управлени Thus, turning on the digital delay generator at the moment when the operator’s code of interest appears at the output of the monitored system provides an arbitrary selection of the information array of the digital systems under study, and using shift registers as a storage device simplifies the control device (there is no control unit

Claims (2)

1. Электроника, 1977, М 5, с. 23-33.1. Electronics, 1977, M 5, p. 23-33. 2. Электроника, 1975, N Ю, с. 53 (прототип).2. Electronics, 1975, N Yu, p. 53 (prototype).