SU896782A1 - Устройство фазировани циклов многоканальной системы передачи дискретной информации - Google Patents
Устройство фазировани циклов многоканальной системы передачи дискретной информации Download PDFInfo
- Publication number
- SU896782A1 SU896782A1 SU802910019A SU2910019A SU896782A1 SU 896782 A1 SU896782 A1 SU 896782A1 SU 802910019 A SU802910019 A SU 802910019A SU 2910019 A SU2910019 A SU 2910019A SU 896782 A1 SU896782 A1 SU 896782A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- phasing
- sequence
- input
- output
- sensor
- Prior art date
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
(54) УСТРОЙСТВО ФАЗИРОВАНИЯ ЦИКЛОВ
ШОГОКАНАЛЬНОЙ -СИСТЕМЫ ПЕРЕДАЧИ ДИСКРЕТНОЙ ИНФОРМАЦИИ
1
Изобретение относитс к электро- св зи и может быть использовано дл цикловой синхронизации многоканальной системы при временном уплотнении дискретизированного телефонного или группового канала св зи.
Известно устройство фазировани циклов многоканальной системы передачи дискретной информации с временным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок, поиска , фазирующей последовательности, выход которого через датчик фазирующей последовательности подключен к второму входу сумматора по модулю два, выход которого подключен ко входу pacпpeдeлитeл j к управл ющему входу которого через счетчик циклов подключен выход дешифратора 1.
Однако известное устройство имеет сравнительно большое врем фазировани .
Цель изобретени - сокращение зремени фазировани
Указанна цель достигаетс тем, что в-.устройство фазировани циклов, многоканальной системы передачи дискретной информации с временным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска фазирукнцей последовательности, выход
to которого через датчик фазирующей последовательности подкшзчен к второму входу сумматора по модулю два, выход которого подключен ко входу распределител , к управл кмцему входу
IS которого через счетчик циклов подключен выход дешифратора, введены на приеме датчик синхронизирукзщей последовательности , кодопреобразователь, анализатор, а также последовательно
20 соединенные коммутатор, блок поиска синхронизирующей последовательности и блок управлени , к второму и третьему входам которого подключейы Соответственно выход анализатора и второй ьыход блока поиска фазирующей последовательности, к второму входу которого непосредственно и через кодопреобразователь к второму входу датчика фазирукадей последовательности подключен первый выход блока управлени , второй выход которого подключен к одному из входов коммутатора и второму входу блок поиска синхронизирующей последовательности , второй выход которого подключен к второму входу кодопреобразовател и входу датчика синхронизирующей последовательности, выходы которого подключены ко входам дешифратора, при этом выходы распределител подключены ко входам коммутатора , второй выход которого через анализатор подключен к второму входу счетчика циклов.
На чертеже приведена структурна электрическа схема предлагаемого устройства.
Устройство содержит на передаче распределитель 1, счетчик 2 циклов, датчик 3 фазирующей последовательности (ФП) и сумматор 4 по модулю два, а на приеме датчик 5 фазирующей последовательности, сумматор 6 по модулю два, распределитель 7, коммутатор 8, анализатор 9, счетчик 10 циклов, блок И управлени , блок 12 поиска фазирующей последовательности , блок 13 поиска синхронизирунмцей последовательности (СП) , датчик 14 синхронизирующей последовательности кодопреобразователь 15 и дешифратор 16.
Устройство работает следующим образом .
На передающем конце линии св зи распределитель 1, управл емый счетчиком 2 циклов, поочередно подключает информационные каналы,I-т к . общему каналу св зи, причем один из каналов, например т-ый используетс в качестве канала синхронизации.
Датчик 3 фазирующей последователности вырабатывает непрерывно рекуррентную последовательность максимального периода 2 -1 дв. знаков, описываемую многочленом
риИ-а х - а... .0.,
котора складываетс .в сумматоре 4 по модулю два со знаками, поступаюгщми с выхода распределител 1.
Таким образом в канал св зи будет передаватьс случайна равноверо тна последовательность двоичных знаков независимо от статистической
структуры йоследовательностей в информационных каналах. В результате этого повьпиаетс устойчивость работы приемного устройствасинхронизации тактовых частот, что обеспечивает более высокую стабильность в работе и приемного устройства цикловой синхронизации.
При этом в канале синхронизации будет следовать каждый т-ьй знак
исходной Ф11, образу рекуррентную СП описывае1 ю многочлелом
bxf,
.,
который однозначно определ етс многочленом Р( X ).,
В частном случае, когда , гдеt l,2,3...(l(x)P(x).
На приемном конце линии св зи знаки , вырабатываемые датчиком 5 ФП, исключаютс с помощью сумматора b по
модулю два из принимаемой последовательности знаков, после чего производитс ее раскоммутаци распределителем 7 по информационным каналам и каналу синхронизации.
При наличии синхронизма в работе приемного устройства на вход анализатора 9, подключенного через коммутатор 8 к каналу синхронизации,будет поступать нулева последовательность (при отсутствии ошибок в канале св зи).
В том случае, когда происходит сбой цикловой фазы датчика 5 ФИ
и распределител 7, управл емого счетчиком 10 циклов, на входе анализатора 9 будет иметь место случайна равноверо тностна последовательность единиц и нулей. Тогда блок 11 управлени включает блок 12 поиска фазирующей последовательности дл выделени й-значных комбинаций и синхронизации датчика 5 ФП, а также блок 13 поиска СИ дл выделени СП по каналам и фазировани датчика 14 СП.
Указанные последовательности.могут быть вы влены на основе рекуррентных проверок в соответствии с многочленами Р(х) и (l(x).
Claims (1)
- Ввиду того , что в информационных каналах комбинации.передаваемых сообщений могут -периодически чередоватьс с комбина1ш ми отсутстпи информации (из-за режима асинхронного сопр жени информационных каналов) то в предлагаемом устройстве нет необходимости через каждые К циклов прерывать передачу информаили дл передачи комбинаций фазировани . Введение датчиков 5 ФП и 14 СП в синхронизм может быть осуществлено автоматически и по информационным каналам, где отсутствует передача информации в течение времени, равном или превышающем дв, знаков (где 2 - длина селектируемого отрезка ФГ1 или СП) , что в конечном счете сокращает врем фазировани . Выделение в блоке 13 поиска СП серии знаков без ошибок (S - число проверок на соответствие рекуррентному закону образовани СП) достаточно дл фазировани датчика 14 СИ, причем.селектируемые И знаков СП могут быть преобразованы кодопреобразователем 15 в соответ ствующие знаки ФП и дл фазировани датчика 5 ФП, если он не успел засинхронизироватьс от блока 12 поиска ФП. В частном случае, когда происходит рассинхронизаци , например, тол ко датчика 5 ФП, на входе анализатора 9 будет присутствовать рекуррент на последовательность (с,к. сложени по модулю два двух несфазированных рекуррентных последовательностей образуют ту же Сс.мую рекуррентную последовательность), но с отлич ным фазовым сдвигом, выделение которой блоком 13 поиска СИ будет про изведено без осуществлени операции поиска по каналам, что повышает быстродействие фазировани д тчик 5 5 ФП через кодопреобразователь 15. При рассинхронизации только рас пределителей достаточно с помощью анализатора 9 определить канал син ронизации, где следует нулева посл довательность, чтобы сфазировать счетчик 10 циклов. Кроме того, счет 10 циклов может быть засинхронизирован и от датчика 14 СП при вьщел нии на дешифраторе 16 п-значных комбинаций соответствующих началу цикла. Таким образом,.в предлагаемом у ройстве фазировани циклов многоканальной системы передачи дискрет 24 информации с временным разделавшем каналов, синхронизаци может быть восстановлена после сбо на любом отрезке принимаемой информационной. последовательности, причем с разграничением случаев рассинхронизации датчиков или распределителей. При этом при отсутствии передаваемой информации на одном или несколь ких информационных каналах, позвол ет устройству автоматически с повышенным быстродействием обеспечить захват цикловой фазы, в результате этого существенно сокращаетс врем фазировани . Формула изобретени Устройство фазировани цик;1Ов многоканальной системы передачи дискретной информации с временньм разделе- нием каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска фазирующей последовательности, выход которого через датчик фазирующей последовательности подключен к второму входу сумматора по модулю два, выход которого подключен ко входу распределител , к управл ющему входу которого через счетчик циклов подключен выход дешифратора, отличающеес тем, что, с целью сокращени времени фазировани , введень на приеме датчик синхронизирующей последовательности, кодопреобразователь , анализатор, а также последовательно соединенные коммутатор, блок .поиска синхронизирующей последовательности и блок управлени , к второму и третьему входам которого подключены соответственно выход анализатора и второй выход блока поиска фазирующей последовательности, к второму входу которого непосредственно и через кодопреобразователь к второму входу датчика фазирующей.последовательности подключен первый выход блока управлени , второй выход которого подключен .К одному из входов коммутатора и второму входу блока поиска ,1 синхронизирующей . последовательности , второй выход которого подключен к второму входу кодопреоо разовател и входу датчика синхронизирующей последовательности, выходы которого подключены ко входам де шифратора, при этом выходц распределител подключены ко входам коммутатора , второй выход которого через анализатор подключен к второму входу счетчика циклов. 8967828. Источники информации, прин тые во внимание-при экспертизе 1. Авторское свидетельство СССР 4М749, кл. Н 04 L 7/08, 1973 5 (прототип).fr
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802910019A SU896782A1 (ru) | 1980-04-07 | 1980-04-07 | Устройство фазировани циклов многоканальной системы передачи дискретной информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU802910019A SU896782A1 (ru) | 1980-04-07 | 1980-04-07 | Устройство фазировани циклов многоканальной системы передачи дискретной информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU896782A1 true SU896782A1 (ru) | 1982-01-07 |
Family
ID=20889684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU802910019A SU896782A1 (ru) | 1980-04-07 | 1980-04-07 | Устройство фазировани циклов многоканальной системы передачи дискретной информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU896782A1 (ru) |
-
1980
- 1980-04-07 SU SU802910019A patent/SU896782A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4004100A (en) | Group frame synchronization system | |
US3659046A (en) | Message scrambler for pcm communication system | |
US5442636A (en) | Circuit and method for alignment of digital information packets | |
US3555195A (en) | Multiplex synchronizing circuit | |
EP0212327B1 (en) | Digital signal transmission system having frame synchronization operation | |
US4829518A (en) | Multiplexing apparatus having BSI-code processing and bit interleave functions | |
US3748393A (en) | Data transmission over pulse code modulation channels | |
US3710056A (en) | Time-division multiplex delta-modulation communication system | |
GB2098834A (en) | Subscribers loop synchronisation | |
SU896782A1 (ru) | Устройство фазировани циклов многоканальной системы передачи дискретной информации | |
US5953327A (en) | Class of low cross correlation non-palindromic synchronization sequences for code tracking in synchronous multiple access communication systems | |
JPS6334663B2 (ru) | ||
US4069504A (en) | Digital transmission method for coded video signals | |
SU698032A1 (ru) | Устройство передачи и приема сигналов телеинформации | |
US3548104A (en) | Method of synchronization in binary communication systems | |
GB1488863A (en) | Television transmission | |
SU365033A1 (ru) | Декодирующее устройство | |
SU1046959A1 (ru) | Устройство дл кодировани и декодировани сигналов в системах передачи цифровых данных | |
SU1156264A1 (ru) | Устройство дл синхронизации @ -последовательности с инверсной модул цией | |
SU604181A1 (ru) | Устройство дл одновременной передачи аналогового сигнала методом дельтамодул ции и двоичного сигнала низкоскоростной дискретной информации | |
SU1487087A1 (ru) | Устройство для передачи информации | |
SU1022332A1 (ru) | Устройство синхронизации аппаратуры однокадровой передачи изображений | |
SU498751A1 (ru) | Устройство цикловой синхронизации дл групповых кодов | |
SU1758887A1 (ru) | Устройство передачи и приема сигналов | |
SU640438A1 (ru) | Устройство синхронизации цифровых сигналов |