SU896782A1 - Device for phasing cycles of multichannel discrete information transmission system - Google Patents

Description

(54) УСТРОЙСТВО ФАЗИРОВАНИЯ ЦИКЛОВ(54) DEVICE FOR CYCLING PHASING

ШОГОКАНАЛЬНОЙ -СИСТЕМЫ ПЕРЕДАЧИ ДИСКРЕТНОЙ ИНФОРМАЦИИSCHOGO-CHANNEL DISTRIBUTED INFORMATION

1one

Изобретение относитс  к электро- св зи и может быть использовано дл  цикловой синхронизации многоканальной системы при временном уплотнении дискретизированного телефонного или группового канала св зи.The invention relates to telecommunications and can be used for frame synchronization of a multichannel system for temporal compression of a sampled telephone or group communication channel.

Известно устройство фазировани  циклов многоканальной системы передачи дискретной информации с временным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок, поиска , фазирующей последовательности, выход которого через датчик фазирующей последовательности подключен к второму входу сумматора по модулю два, выход которого подключен ко входу pacпpeдeлитeл j к управл ющему входу которого через счетчик циклов подключен выход дешифратора 1.A device for phasing loops of a multichannel system for transmitting discrete information with time division channels is known. It contains, at the reception, a modulo two adder and a block combined for searching, a phasing sequence, the output of which is connected to the second input of modulator two through the sensor of the phasing sequence and whose output is connected to the input of the distributor j to the control input of which the output of the decoder 1 is connected via a loop counter.

Однако известное устройство имеет сравнительно большое врем  фазировани .However, the known device has a relatively long phasing time.

Цель изобретени  - сокращение зремени фазировани The purpose of the invention is to reduce the phasing time.

Указанна  цель достигаетс  тем, что в-.устройство фазировани  циклов, многоканальной системы передачи дискретной информации с временным разделением каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска фазирукнцей последовательности, выход This goal is achieved by the fact that in-device phase locking, a multichannel system for transmitting discrete information with time-division channels, containing at the reception a modulo-two adder and the search unit phased-out sequence, output

to которого через датчик фазирующей последовательности подкшзчен к второму входу сумматора по модулю два, выход которого подключен ко входу распределител , к управл кмцему входу to which, via the sensor of the phasing sequence, is connected to the second input of a modulo-two adder, the output of which is connected to the input of the distributor, to the control input

IS которого через счетчик циклов подключен выход дешифратора, введены на приеме датчик синхронизирукзщей последовательности , кодопреобразователь, анализатор, а также последовательно The IS of which through the loop counter is connected to the output of the decoder, the sync sequence sensor, the code converter, the analyzer, as well as sequentially

20 соединенные коммутатор, блок поиска синхронизирующей последовательности и блок управлени , к второму и третьему входам которого подключейы Соответственно выход анализатора и второй ьыход блока поиска фазирующей последовательности, к второму входу которого непосредственно и через кодопреобразователь к второму входу датчика фазирукадей последовательности подключен первый выход блока управлени , второй выход которого подключен к одному из входов коммутатора и второму входу блок поиска синхронизирующей последовательности , второй выход которого подключен к второму входу кодопреобразовател  и входу датчика синхронизирующей последовательности, выходы которого подключены ко входам дешифратора, при этом выходы распределител  подключены ко входам коммутатора , второй выход которого через анализатор подключен к второму входу счетчика циклов.20 connected switchboard, synchronization sequence search unit and control unit, to the second and third inputs of which the plug-in. Accordingly, the analyzer output and second output of the phasing sequence search unit, to the second input of which directly and through the code converter to the second input of the sequence control unit, The second output of which is connected to one of the inputs of the switch and the second input of the block of the search for the synchronization sequence, the second Its output is connected to the second input of the encoder and the sensor input of the synchronization sequence, the outputs of which are connected to the inputs of the decoder, while the outputs of the distributor are connected to the inputs of the switch, the second output of which is connected to the second input of the loop counter.

На чертеже приведена структурна  электрическа  схема предлагаемого устройства.The drawing shows a structural electrical circuit of the proposed device.

Устройство содержит на передаче распределитель 1, счетчик 2 циклов, датчик 3 фазирующей последовательности (ФП) и сумматор 4 по модулю два, а на приеме датчик 5 фазирующей последовательности, сумматор 6 по модулю два, распределитель 7, коммутатор 8, анализатор 9, счетчик 10 циклов, блок И управлени , блок 12 поиска фазирующей последовательности , блок 13 поиска синхронизирунмцей последовательности (СП) , датчик 14 синхронизирующей последовательности кодопреобразователь 15 и дешифратор 16.The device contains the transfer valve 1, the counter 2 cycles, the sensor 3 of the phasing sequence (AF) and the adder 4 modulo two, and at the reception the sensor 5 of the phasing sequence, the adder 6 modulo two, the distributor 7, the switch 8, the analyzer 9, the counter 10 cycles, block AND control, block 12 of searching for phasing sequence, block 13 of searching for synchronizing sequence (SP), sensor 14 for synchronizing sequence of code converter 15 and decoder 16.

Устройство работает следующим образом .The device works as follows.

На передающем конце линии св зи распределитель 1, управл емый счетчиком 2 циклов, поочередно подключает информационные каналы,I-т к . общему каналу св зи, причем один из каналов, например т-ый используетс  в качестве канала синхронизации.At the transmitting end of the communication line, the distributor 1, controlled by a 2-cycle counter, alternately connects the information channels, I-t to. a common communication channel, with one of the channels, for example, the th-th being used as the synchronization channel.

Датчик 3 фазирующей последователности вырабатывает непрерывно рекуррентную последовательность максимального периода 2 -1 дв. знаков, описываемую многочленомSensor 3 phasing sequence produces a continuously recurrent sequence of a maximum period of 2 -1 dv. characters described by a polynomial

риИ-а х - а... .0.,RII-a x-a ... .0.,

котора  складываетс .в сумматоре 4 по модулю два со знаками, поступаюгщми с выхода распределител  1.which is added. In adder 4 modulo two with the characters coming from the output of distributor 1.

Таким образом в канал св зи будет передаватьс  случайна  равноверо тна  последовательность двоичных знаков независимо от статистическойThus, a randomly equal sequence of binary characters will be transmitted to the communication channel regardless of the statistical

структуры йоследовательностей в информационных каналах. В результате этого повьпиаетс  устойчивость работы приемного устройствасинхронизации тактовых частот, что обеспечивает более высокую стабильность в работе и приемного устройства цикловой синхронизации.structures of sequences in information channels. As a result, the stability of the receiver's operation is synchronized with the clock frequencies, which ensures higher stability in operation and the receiver of the frame synchronization.

При этом в канале синхронизации будет следовать каждый т-ьй знакAt the same time in the synchronization channel will follow every mth sign

исходной Ф11, образу  рекуррентную СП описывае1 ю многочлеломthe original F11, the image of the recurrent joint venture is described by the polynomial

bxf,  bxf,

.,.

который однозначно определ етс  многочленом Р( X ).,which is uniquely defined by the polynomial P (X).,

В частном случае, когда , гдеt l,2,3...(l(x)P(x).In the particular case when, where t l, 2,3 ... (l (x) P (x).

На приемном конце линии св зи знаки , вырабатываемые датчиком 5 ФП, исключаютс  с помощью сумматора b поAt the receiving end of the communication line, marks produced by the OP sensor 5 are eliminated by the adder b

модулю два из принимаемой последовательности знаков, после чего производитс  ее раскоммутаци  распределителем 7 по информационным каналам и каналу синхронизации.module two of the received sequence of characters, after which it is released by the distributor 7 through the information channels and the synchronization channel.

При наличии синхронизма в работе приемного устройства на вход анализатора 9, подключенного через коммутатор 8 к каналу синхронизации,будет поступать нулева  последовательность (при отсутствии ошибок в канале св зи).If there is synchronism in the operation of the receiving device, the zero sequence will be sent to the input of the analyzer 9 connected through the switch 8 to the synchronization channel (if there are no errors in the communication channel).

В том случае, когда происходит сбой цикловой фазы датчика 5 ФИIn the event that the cyclic phase of the sensor 5 FI

и распределител  7, управл емого счетчиком 10 циклов, на входе анализатора 9 будет иметь место случайна  равноверо тностна  последовательность единиц и нулей. Тогда блок 11 управлени  включает блок 12 поиска фазирующей последовательности дл  выделени  й-значных комбинаций и синхронизации датчика 5 ФП, а также блок 13 поиска СИ дл  выделени  СП по каналам и фазировани  датчика 14 СП.and the distributor 7, controlled by a counter of 10 cycles, at the input of the analyzer 9 there will be a randomly equal sequence of ones and zeros. Then the control unit 11 includes the phase sequence search unit 12 for extracting n-valued combinations and synchronization of the AF sensor 5, as well as the SI search unit 13 for selecting the AS by channels and phasing the SP sensor 14.

Указанные последовательности.могут быть вы влены на основе рекуррентных проверок в соответствии с многочленами Р(х) и (l(x).These sequences can be determined based on recurrent checks in accordance with the polynomials P (x) and (l (x).

Claims (1)

Ввиду того , что в информационных каналах комбинации.передаваемых сообщений могут -периодически чередоватьс  с комбина1ш ми отсутстпи  информации (из-за режима асинхронного сопр жени  информационных каналов) то в предлагаемом устройстве нет необходимости через каждые К циклов прерывать передачу информаили дл  передачи комбинаций фазировани . Введение датчиков 5 ФП и 14 СП в синхронизм может быть осуществлено автоматически и по информационным каналам, где отсутствует передача информации в течение времени, равном или превышающем дв, знаков (где 2 - длина селектируемого отрезка ФГ1 или СП) , что в конечном счете сокращает врем  фазировани . Выделение в блоке 13 поиска СП серии знаков без ошибок (S - число проверок на соответствие рекуррентному закону образовани  СП) достаточно дл  фазировани  датчика 14 СИ, причем.селектируемые И знаков СП могут быть преобразованы кодопреобразователем 15 в соответ ствующие знаки ФП и дл  фазировани  датчика 5 ФП, если он не успел засинхронизироватьс  от блока 12 поиска ФП. В частном случае, когда происходит рассинхронизаци , например, тол ко датчика 5 ФП, на входе анализатора 9 будет присутствовать рекуррент на  последовательность (с,к. сложени по модулю два двух несфазированных рекуррентных последовательностей образуют ту же Сс.мую рекуррентную последовательность), но с отлич ным фазовым сдвигом, выделение которой блоком 13 поиска СИ будет про изведено без осуществлени  операции поиска по каналам, что повышает быстродействие фазировани  д тчик  5 5 ФП через кодопреобразователь 15. При рассинхронизации только рас пределителей достаточно с помощью анализатора 9 определить канал син ронизации, где следует нулева  посл довательность, чтобы сфазировать счетчик 10 циклов. Кроме того, счет 10 циклов может быть засинхронизирован и от датчика 14 СП при вьщел нии на дешифраторе 16 п-значных комбинаций соответствующих началу цикла. Таким образом,.в предлагаемом у ройстве фазировани  циклов многоканальной системы передачи дискрет 24 информации с временным разделавшем каналов, синхронизаци  может быть восстановлена после сбо  на любом отрезке принимаемой информационной. последовательности, причем с разграничением случаев рассинхронизации датчиков или распределителей. При этом при отсутствии передаваемой информации на одном или несколь ких информационных каналах, позвол ет устройству автоматически с повышенным быстродействием обеспечить захват цикловой фазы, в результате этого существенно сокращаетс  врем  фазировани . Формула изобретени  Устройство фазировани  цик;1Ов многоканальной системы передачи дискретной информации с временньм разделе- нием каналов, содержащее на приеме объединенные по входу сумматор по модулю два и блок поиска фазирующей последовательности, выход которого через датчик фазирующей последовательности подключен к второму входу сумматора по модулю два, выход которого подключен ко входу распределител , к управл ющему входу которого через счетчик циклов подключен выход дешифратора, отличающеес  тем, что, с целью сокращени  времени фазировани , введень на приеме датчик синхронизирующей последовательности, кодопреобразователь , анализатор, а также последовательно соединенные коммутатор, блок .поиска синхронизирующей последовательности и блок управлени , к второму и третьему входам которого подключены соответственно выход анализатора и второй выход блока поиска фазирующей последовательности, к второму входу которого непосредственно и через кодопреобразователь к второму входу датчика фазирующей.последовательности подключен первый выход блока управлени , второй выход которого подключен .К одному из входов коммутатора и второму входу блока поиска ,1 синхронизирующей . последовательности , второй выход которого подключен к второму входу кодопреоо разовател  и входу датчика синхронизирующей последовательности, выходы которого подключены ко входам де шифратора, при этом выходц распределител  подключены ко входам коммутатора , второй выход которого через анализатор подключен к второму входу счетчика циклов. 8967828. Источники информации, прин тые во внимание-при экспертизе 1. Авторское свидетельство СССР 4М749, кл. Н 04 L 7/08, 1973 5 (прототип).Due to the fact that in the information channels, the combinations of the transmitted messages can alternately alternate with combinations of missing information (due to the asynchronous pairing mode of information channels), in the proposed device there is no need to interrupt the transmission of the phasing combinations every K cycles. Sensors 5 OP and 14 SP can be introduced into synchronism automatically and through information channels, where there is no transmission of information for a time equal to or longer than two characters (where 2 is the length of the selected FY1 or SP segment), which ultimately reduces the time phasing. The selection in the SP search unit 13 of a series of error-free characters (S is the number of checks for compliance with the recurrent law of SP formation) is sufficient for phasing the SI sensor 14, moreover, the selectable AND SP symbols can be converted by the code converter 15 into the corresponding AF symbols and for the phasing of the sensor 5 The OP, if he did not have time to synchronize from the OP search block 12. In the particular case when dissynchronization occurs, for example, sensor 5 of the OP, at the input of the analyzer 9 there will be a recurrent to the sequence (c, since addition modulo two two unphased recurring sequences form the same C recurrent sequence), but with an excellent phase shift, the selection of which by the SR search unit 13 will be performed without performing a channel search operation, which improves the phasing speed of the 5 5 AF sensor through the code converter 15. When the sync is out of sync races sufficient to predeliteley analyzer 9 via channel syn ronizatsii determine where the next zero sequence to the counter 10 to phase-cycles. In addition, the count of 10 cycles can also be synchronized from the sensor 14 of the SP when the 16 n-valued combinations corresponding to the beginning of the cycle are inserted on the decoder. Thus, in the proposed phasing of cycles of a multichannel system for transmitting discrete information 24 from time-divided channels, synchronization can be restored after a failure on any segment of the received information. sequences, and with delimitation of cases of desynchronization of sensors or distributors. At the same time, in the absence of transmitted information on one or several information channels, the device automatically ensures enhanced capture of the cyclic phase with improved speed, as a result of which the phasing time is significantly reduced. The invention of the Phasing Cycling Device; 1Ov of a multichannel system for transmitting discrete information with time division, containing at the reception a modulo two adder and the phasing sequence finder unit, the output of which is connected to the second modulo two adder input, via the phasing sensor; the output of which is connected to the input of the distributor, to the control input of which a decoder output is connected through a cycle counter, characterized in that, in order to shorten the time phasing, inputting a sync sequence sensor, code converter, analyzer, as well as a serially connected switch, synchronization sequence search unit and control unit, to the second and third inputs of which the analyzer output and the second output of the phase sequence finder are connected, to the second input which directly and through the code converter to the second input of the sensor of the phasing sequence. the first output of the control unit is connected , The second output of which is connected .K one of the switch inputs and the second input of search block 1 synchronization. sequence, the second output of which is connected to the second input of the code generator and the sensor input of the synchronization sequence, the outputs of which are connected to the inputs of the de encoder, while the output of the distributor is connected to the inputs of the switch, the second output of which is connected to the second input of the loop counter. 8967828. Sources of information taken into account in the examination 1. USSR author's certificate 4M749, cl. H 04 L 7/08, 1973 5 (prototype). frfr