SU860055A1 - Converter of bcd numbers in 4,2,2,1 code to binary numbers - Google Patents

Description

1one

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении двоично-дес тичных преобразователей. jThe invention relates to automation and computing and can be used in the construction of binary-decimal converters. j

Известен преобразователь двоичнодес тичных чисел в двоичные, содержащий двоично-дес тичный регистр, элементы И и ИЛИ, сумматоры, выходы которых соединены со. входами двоично-де-|д с тичного регистра 13 .A known converter of binary numbers to binary numbers, containing a binary-decimal register, AND and OR elements, adders, whose outputs are connected with. the inputs of binary de | d with exact register 13.

Недостаток известного преобразовател  бостоит в низком быстродействии.A disadvantage of the known converter is in low speed.

Наиболее близким к предлагаемому по технической сущности и схемному . S решению  вл етс  преобразователь двоично-дес тичных чисел в коде 4, 2, 2, 1 в двоичные, содержащий двоичнодес тичный регистр, состо щий ив трех тетрад, первый и второй сумиаторы, 20 выход первого разр да младшей тетрада двоично-дес тичного регистра и выходы второго сумматора  вл ютс  разр дными выходс1ми преобразовател  2j . „Closest to the proposed technical essence and schematic. S solution is a converter of binary-decimal numbers in code 4, 2, 2, 1 to binary, containing a binary number register, consisting of three tetrads, first and second summers, 20 output of the first digit of the lower tetrad of the binary-decimal register and the outputs of the second adder are bit outputs of converter 2j. „

Недостаток этого преобразовател  также состоит в низкой скорости преобразовани , св занной с большим числом циклов сдвига, суммировани  и перезаписи преобразуемого числа в двоично-дес тичный регистр. 30The disadvantage of this converter is also the low conversion speed associated with a large number of shift, summation and rewriting cycles of the number to be converted into a binary-decimal register. thirty

Цель изобретени  - увеличение скорости преобразовани .The purpose of the invention is to increase the conversion rate.

Поставленна  цель достигаетс  тем, что в преобразователь двоично-дес тичных чисел в коде 4, 2, 2, 1 в двоичные, содержащий двоично-дес тичный регистр, состо щий из трех тетргщ, первый г второй сумматоры, выход первого разр да млещшей тетрады двоично-дес тичного регистра и выходы второго сумматора  вл ютс  разр дными выходами преобразовател -, введен преобразователь кода 4, 2, 2, 1 в код 8, 4, 2, 1, входы которого соединены с соответствующими выходами старшей тетрады двоично-дес тичного регистра, а выход 1-го разр да (1-1-4) преобразовател  кода 4, 2, 2, 1 в код 8, 4, 2, 1 соединен с входами 1-го и (|+2)-ого разр дов первого сумматора, выход j-oro () разр да которого соеда{мен со входами (J+l)-ro и (J+ +3)-ого разр дов второго сумматора, выход первого разр да средней тетрадол двоично- ес тичиого регистра соединен со входа ю первого и третьего разр дов втсфого суАматора, выход второго разр да средней тетрады двоичио-дес тичиого регистра соединен со входом переноса первого сумматора, а выходыThe goal is achieved by the fact that the converter of binary-decimal numbers in code 4, 2, 2, 1 to binary contains a binary-decimal register consisting of three tetras, the first gram of the second adders, the output of the first digit of the binary tetrad -district register and the outputs of the second adder are the bit outputs of the converter; a code converter 4, 2, 2, 1 is entered into code 8, 4, 2, 1, the inputs of which are connected to the corresponding outputs of the highest tetrad of the binary-decimal register, and the output of the 1st bit (1-1-4) of the code converter 4, 2, 2, 1 to code 8, 4, 2, 1 is connected to the inputs of the 1st and (| +2) th bits of the first adder, the output of the j-oro () bit of which is connected {changed with the inputs (J + l) -ro and (J + +3) -th digit of the second adder, the output of the first digit of the middle tetradol of a binary register is connected to the input of the first and third bits of the secondary accumulator, the output of the second digit of the middle tetrad of a digit-ten register is connected to the input transfer the first adder, and the outputs

третьего и четвертого разр дов средней тетрады двоично-дес тичного регистра соединены соответственно со входами первого и второго разр дов первого сумматора, выходы второго, третьего и четвертого разр дов младшей тетрады двоично-дес тичного регистра соединены соответственно со ззходами переноса, первого и второго саэр дов второго сумматора.The third and fourth bits of the middle tetrade of the binary-decimal register are connected respectively to the inputs of the first and second bits of the first adder; the outputs of the second, third and fourth bits of the lower tetrad of the binary-decimal register are connected respectively to the transport outlets, first and second saherd second adder.

На чертеже изображена функциональна  схема предлагаемого преобразовател  . .The drawing shows a functional diagram of the proposed Converter. .

Схема содержит тетрады 1-3 входного двоично-дес тичного регистра, преобразователь 4 кода 4, 2, 2, 1 в код 8, 4, 2, 1, сумматоры 5 и 6. Разр ды двоично-дес тичного числа представлены в коде 4, 2, 2, 1.The circuit contains tetrads 1-3 of the input binary-decimal register, converter 4 of code 4, 2, 2, 1 into code 8, 4, 2, 1, adders 5 and 6. Discharges of a binary-decimal number are presented in code 4, 2, 2, 1.

Выходы разр дов тетрады 1 подключены на входы преобразовател  4 кода выходы которого подключены ко входам сумматора 5, имеющим тот же вес, а также ко входам со сдвигом на два разр да в сторону старших разр дов. Выходы разр дов с весами 2, 2, 4 тетрады 2 подключены ко входЕим младших разр дов сумматора 5, выход с весом 4 - ко входу с весом 2, выходы с весами 2 - ко входу с весом 1. Выходы сумматора 5 подключены ко входам сумматора б, имеющим удвоенный вес, а также со сдвигом ко входам, имеющим восьмикратный вес, Выхс тетрады 2 с весом 1 подключен ко входам йумматора 6 с весом 1, а выходы тетрады 3 с весами 2 подключены ко входам сумматора 6 с весом 1. Выход тетрады 3 с весом 4 подключен ко входу сумматора 6 с весом 2. Выходы сумматора б и выход с весом 1 тетрады 3  вл ютс  выходами устройства.The outputs of the tetrade bits 1 are connected to the converter inputs 4, the outputs of which are connected to the inputs of the adder 5, having the same weight, as well as to the inputs with a shift by two bits towards the higher bits. The outputs of the bits with weights 2, 2, 4 tetrads 2 are connected to the input of the lower bits of the adder 5, the output with weight 4 is connected to the input with weight 2, the outputs with weights 2 are connected to the input with weight 1. The outputs of adder 5 are connected to the inputs of the adder b, having a double weight, as well as with a shift to the inputs having an eightfold weight, Vyhs tetrads 2 with weights 1 are connected to the inputs of the yummator 6 with weights 1, and the exits of tetrads 3 with weights 2 are connected to the inputs of the adder 6 with weights 1. Tetrades 3 with a weight of 4 is connected to the input of the adder 6 with a weight of 2. The outputs of the adder b and the output with a weight of 1 tetrad 3 are device outputs.

Устройство работает следующим образом .The device works as follows.

На преобразователь 4 поступает цифра старшего дес тичного разр да преобразуемого числа в коде 4, 2, 2, 1 На выходы преобразовател  4 цифра старшего дес тичного разр да преобразуемого числа поступает в коде 8, 4, 2, 1. Этот код поступает на входы сумматора 5 с весами 8, 4, 2, 1 и со сдвигом на два разр да в сторону старших разр дов на входы с весами 32, 16, 8, 4, т.е. значение цифры старшего разр да суммируетс  с этим значением, умноженным на четыре.Transformer 4 receives the digit of the highest decimal digit of the number to be converted in code 4, 2, 2, 1. Transmitter outputs 4 digit of the highest decimal digit of the number to be converted is supplied in code 8, 4, 2, 1. This code enters the inputs of adder 5 with weights of 8, 4, 2, 1 and with a shift of two digits in the direction of the higher bits to the inputs with weights of 32, 16, 8, 4, i.e. the value of the most significant digit is summed with this value multiplied by four.

Таким образом, значение цифйы старшего разр да преобразуемого числа умножаетс  на сумматоре 5 на п ть. На разр ды сумматора 5 с весом 2 и 1 подключены также выходы разр дов тетрады 2 с весами 4, 2, 2 так, что на сумматор 5 поступает значение цифры второго дес тичного разр да исходного числа, деленное на два.Thus, the value of the high-order digit of the number to be converted is multiplied by the adder 5 by five. The bits of the adder 5 with a weight of 2 and 1 are also connected to the outputs of the bits of a tetrad 2 with weights 4, 2, 2 so that the adder 5 receives the value of the digit of the second decimal digit of the initial number divided by two.

Код на выходах сумматора 5 представл ет сумму цифры старшего разр да исходного числа, умноженной на п ть, с половиной цифры следующего дес тичного разр да, выходам разр дов сумматора 5 присваиваетс  удвoeffный вес (т.е. выход с весом 32 считаемс  имеющим вес 64, выход с весом 16 - имеющим вес 32 и т.д.) . В этом случае код на выходах сумматоjpa представл ет собой сумму цифры Старшего разр да, умноженной на дес ть , со значением цифры следующего дес тичного разр5вда исходного числа. Код с выходов сумматора 5 с учетом присвоенных весов поступает на входы сумматора 6, имеющие те же веса (64 32 и т.д.), а также со сдвигом на два разр да в сторону старших разр дов на входы с весами 256, 128 и т.д., т.е. значение кода суммируетс  со .своим значением, умноженным на четыре . Таким образом значение кода умножаетс  на сумматоре 6 на п ть. На разр ды сумматора 6 с весами 2 и 1 подключены также выходы разр дой тетрады 3 с весами 4, 2, 2, т.е на сумматор б поступает значение цифры третьего дес тичного разр да исходного числа, деленное на дв&. Коду на выходах сумматора 6 также присвоен удвоенный вес, т.е. он представл ет сумму кода, поступающего с сумматора 5, умноженного на дес ть, и кода цифры третьего разр да исходного числа. Таким образом устройство реализует алгоритм преобразовани  двоично-дес тичного числа в двоичное. После записи исходного числа в регист 3 через врем , необходимое дл  срабатывани  преобразовател  4 и сумматоров , на выходах сумматора 6 фиксируетс  двоичный код преобразуемого числа.The code at the outputs of the adder 5 represents the sum of the most significant digit of the original number multiplied by five, with half the digit of the next decimal digit, the outputs of the bits of the adder 5 are assigned twice the weight (i.e., an output with a weight of 32 is considered to have weight 64 , exit with weight 16 - having weight 32, etc.). In this case, the code on the outputs of the jpa is the sum of the most significant digit multiplied by ten, with the value of the digit of the next decimal bit of the original number. The code from the outputs of the adder 5, taking into account the assigned weights, is fed to the inputs of the adder 6, having the same weights (64 32, etc.), as well as shifting by two bits towards the higher bits to the inputs with weights 256, 128 and etc. i.e. the code value is summed with its value multiplied by four. Thus, the code value is multiplied by the adder 6 by five. The discharge of tetrade 3 with weights 4, 2, 2 is also connected to the bits of adder 6 with weights 2 and 1, i.e. the digit of the third decimal digit of the initial number divided by two & comes to the adder b. The code at the outputs of the adder 6 is also assigned a double weight, i.e. it represents the sum of the code from the adder 5 multiplied by ten and the digit code of the third digit of the original number. Thus, the device implements the algorithm for converting a binary-decimal number to a binary one. After the initial number is recorded in register 3, the binary code of the number being converted is fixed at the outputs of the adder 6 after the time required for the converter 4 to operate and the adders.

В случае, если исходное число представлено в коде 8, 4, 2, 1, необходимо исключить из устройства преобразователь кода 4, 2, 2, 1 в код 8, 4, 2, 1 старшего разр да и ввести преобразователи кода 8, 4, 2, 1 в код 4, 2, 2, 1 в остальных разр дах , при этом выходы разр дов тетрады 1 подключаютс  непосредственно На входы последних, выходы которых подключаютс  на входы сумматоров 5 и 6 аналогично. Быстродействие устройства при этом не мен етс .If the initial number is presented in code 8, 4, 2, 1, it is necessary to exclude from the device a code converter 4, 2, 2, 1 to code 8, 4, 2, 1 of the most significant bit and enter code converters 8, 4, 2, 1 in code 4, 2, 2, 1 in the remaining bits, while the outputs of the bits of tetrad 1 are connected directly to the inputs of the latter, the outputs of which are connected to the inputs of adders 5 and 6 in the same way. The speed of the device does not change.

По сравнению с известными устройствами , работающими по методу сдвига , суммировани  и перезаписи кода преобразуемого числа в регистр или устройствами преобразовани  методом поразр дного сдвига кода каждой тетрады и суммировани  на последовательных сумматорах, предлагаемое устройство  вл етс  существенно более быстродействующим .In comparison with the known devices operating by the method of shifting, summing and rewriting the code of the number being converted into a register or by converting the code of each tetrade and summing on successive adders using the bitwise shift method, the proposed device is much faster.

Использование предлагаемого устройства позвол ет уменьшить число каскадов сумматоров по сравнению с известными преобразовател ми и обладает более высоким быстродействи м. Формула кзобретени  Преобразователь двоично-дес тичных чисел в коде 4, 2, 2, 1 в двоичные , содержащий двоично-дес тичный регистр, состо щий из трех тетрад, первый и второй сумматоры, выход пер вого разр5ада младшей тетрады двоично дес тичного регистра и выходы второго сумматора  вл ютс  разр дными выходами преобразовател , о т л и ч а ю щ и и с   тем, что, с целью повышени  быстродействи , в него введен преобразователь кода 4, 2, 2, 1 в код 8, 4, 2, 1, входы которого соединены с соответствующими выходами старшей тетрады двоично-дес тичного регистра, а выход i-ro разр да ( 1-4) преобразовател  кода 4, 2, 2, 1 в код 8, 4, 2, 1 соединен с входами i-ro и (i+2)-oro разр дов первого сумматора, выход j-oro () разWThe use of the proposed device allows reducing the number of stages of adders in comparison with the known converters and has a higher speed. Formula of the Invention A converter of binary-decimal numbers in code 4, 2, 2, 1 to binary, containing a binary-decimal register, the first and second adders, the output of the first bit of the lower tetrad of the binary decimal register, and the outputs of the second adder are the discharge outputs of the converter, so that This speed is entered into it with a code converter 4, 2, 2, 1 to code 8, 4, 2, 1, the inputs of which are connected to the corresponding outputs of the upper tetrad of the binary-decimal register, and the output of the i-ro bit (1-4 ) the code converter 4, 2, 2, 1 to code 8, 4, 2, 1 is connected to the inputs i-ro and (i + 2) -oro of the bits of the first adder, the output j-oro () timesW

S/VS / V

2Х2X

156 р да которого соединен со входамп (j+l)-oro и (j+3)-oro разр дов второго сумматора, выход первого разр да средней тетрады двоично-дес тичного регисДЬа соеданен со входами первого и третьего разр дов второго сумматора, выход второго разр да средней тетрады двоично-дес тичного регистра соединен со входом переноса первого сумматора, а выходы третьего и четвертого разр дов средней тетрады двоично-дес тичного регистра соединены соответственно со входами первого и второго разр дов первого сумматора, выходы второго, третьего и четвертого разр дов младшей тетрады двоично-дес тичного регистра соединены соответственно со входами переноса , первого и второго разр дов второго сумматора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 237461, кл. Q06 F 5/02, 1969. 2.Авторское свидетельство СССР № 308426, кл. G06F 5/02, 1970.156 p of which is connected to the inputs (j + l) -oro and (j + 3) -oro of the bits of the second adder, the output of the first bit of the middle tetrad of binary-decimal register is connected to the inputs of the first and third bits of the second adder, output the second bit of the middle tetrade of the binary-decimal register is connected to the transfer input of the first adder, and the outputs of the third and fourth bits of the middle tetrad of the binary-decimal register are connected respectively to the inputs of the first and second bits of the first adder, outputs of the second, third and fourth times rows LSnibble binary coded decimal register are respectively connected to transfer inputs, the first and second bits of the second adder. Sources of information taken into account in the examination 1. USSR author's certificate 237461, cl. Q06 F 5/02, 1969. 2. USSR author's certificate No. 308426, cl. G06F 5/02, 1970.

«G"G

22

/«./ ".

Claims (1)

Формула изобретенияClaim Преобразователь двоично-десятичных чисел в коде 4, 2, 2, 1 в двоич ные, содержащий двоично-десятичный регистр, состоящий из трех тетрад, первый и второй сумматоры, выход первого разряда младшей тетрады двоично десятичного регистравыходы второго сумматора являются разрядными выходами преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введен преобразователь кода 4, 2, 2, 1 в код 8, 4, 2, 1, входы которого сое10 динены с соответствующими выходами старшей тетрады двоично-десятичного регистра, а выход i-ro разряда (1= 20 =1-4) преобразователя кода 4, 2, 2, 1 в код 8, 4, 2, 1 соединен с входами i-ro и (i+2)-oro разрядов первого сумматора, выход j-ого (j=l-6) раз ряда которого соединен со входами (j+D-ого и (j + 3)-oro разрядов второго сумматора, выход первого разряда средней тетрада двоично-десятичного региона соединен со входами первого и третьего разрядов второго сумматора, выход второго разряда средней тетрада двоично-десятичного регистра соединен со входом переноса первого сумматора, а выхода третьего и четвертого разрядов средней тетрада двоично-десятичного регистра соединены соответственно со входами первого и второго разрядов первого сумматора, выхода второго, третьего и четвертого разрядов младшей тетрада двоично-десятичного регистра соединены соответственно со входами переноса, первого и второго разрядов второго сумматора.The binary-decimal number converter in code 4, 2, 2, 1 to binary, containing a binary-decimal register consisting of three tetrads, the first and second adders, the output of the first bit of the lowest binary decimal register, the outputs of the second adder are the bit outputs of the converter, about The reason is that, in order to improve performance, a code converter 4, 2, 2, 1 into code 8, 4, 2, 1, the inputs of which are connected to the corresponding outputs of the older one, is introduced into it tetrads of binary decimal register, and i-ro discharge output (1 = 20 = 1-4) the code converter 4, 2, 2, 1 to code 8, 4, 2, 1 is connected to the inputs of i-ro and (i + 2) -oro bits of the first adder, the output of the jth (j = l-6) time series of which connected to the inputs of the (j + D-th and (j + 3) -oro bits of the second adder, the output of the first bit of the middle tetrad of the binary decimal region is connected to the inputs of the first and third bits of the second adder, the output of the second bit of the middle tetrad of the binary decimal with the transfer input of the first adder, and the output of the third and fourth digits of the middle tetrad of the binary decimal register are connected with respectively to inputs of the first and second bits of the first adder, the output of the second, third and fourth bits LSnibble BCD register are respectively connected to the inputs of the transfer, the first and second bits of the second adder.