SU834874A2 - Time interval shaper - Google Patents
Time interval shaper Download PDFInfo
- Publication number
- SU834874A2 SU834874A2 SU772508585A SU2508585A SU834874A2 SU 834874 A2 SU834874 A2 SU 834874A2 SU 772508585 A SU772508585 A SU 772508585A SU 2508585 A SU2508585 A SU 2508585A SU 834874 A2 SU834874 A2 SU 834874A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- outputs
- output
- trigger
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Description
(54) ФОРМИРОВАТЕЛЬ ВРЕМЕННОГО ИНТЕРВАЛА(54) TEMPORARY INTERVAL FORMER
1one
Изобретение относитс к импульсной технике , может быть использовано в радиоэлектронных устройствах дл запоминани времейного интервала.The invention relates to a pulse technique, can be used in electronic devices to memorize the time interval.
По основному авт. св. № 496660 известен формирователь временного интервала, который содержит кольцевую схему п последовательно соединенных чеек задержки, два триггера и логический элемент И, причем входы 1-ой и К-ой чеек .задержки подключены к источникам информационных сигналов , вход, одной или нескольких чеек задержки и входы установки О триггеров соединены с источником опорного сигнала, счетные входы триггеров подключены к выходам 1-ой и К-ой чеек задержки, а выходы триггеров соединены с элементом И 1.According to the main author. St. No. 496660 is known a shaper of a time interval, which contains an annular circuit of n serially connected delay cells, two triggers and a logical element I, the inputs of the 1st and Kth delay cells being connected to the sources of information signals, the input, one or several delay cells and Trigger installation inputs O are connected to the reference source, counting trigger inputs are connected to outputs 1 and K of the delay cell, and trigger outputs are connected to AND 1.
Недостатком известного устройства вл етс eifo низкое быстродействие (мало отношение максимальной длительности заЦоминаемого интервала времени к периоду генерации).A disadvantage of the known device is the eifo low speed (there is little relation between the maximum duration of the time interval and the generation period).
Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.
Поставленна цель достигаетс тем, что в формирователь временного интервала, содержащий кольцевую схему п последовательThe goal is achieved by the fact that in the time interval former, which contains an annular circuit n a successor
но соединенных чеек задержки, -два триггера и логический элемент И, причем входы 1-ой и К-ой чеек задержки подключены к источникам информационных сигналов, вход одной или нескольких чеек задержки и входы установки О триггеров соединены с источником опорного сигнала, счетные входы триггеров подключенц к выходам 1-ой и К-ой чеек задержки, а выходы триггеров соединены с элементом И, введены два дополнительных триггера со счетным входом,but the connected delay cells, two triggers and a logical element, And, the inputs of the 1st and K-th delay cells are connected to the sources of information signals, the input of one or more delay cells and the inputs of the setting O triggers are connected to the source of the reference signal, the counting inputs of the triggers connected to the outputs of the 1st and K-th delay cells, and the outputs of the flip-flops are connected to the element And, two additional triggers with a counting input are introduced,
0 элементы 2 И-ИЛИ, ЗИ-ИЛИ и коммутатор , входы которого подключены к выходам чеек задержки и к шинам входного и опорного сигналов, выходы управлени - ко входам 1-ой и К-ой чеек задержки, а логические выходы - ко входам элемента0 elements 2 AND-OR, ZI-OR and the switch, the inputs of which are connected to the outputs of the delay cells and the buses of the input and reference signals, the control outputs to the inputs of the 1st and K-th delay cells, and logical outputs to the inputs of the element
5 ЗИ-ИЛИ, вход первого элемента И которого соединен с выходом элемента 2И-ИЛИ вход второго элемента И - с выходом основного элемента И, вход третьего элемента И - с выходом первого основного триг . гера и со счетным входом первого дополнительного триггера, выходы которого подключены ко входам элемента 2И-ИЛИ, другие входы которого соединены с выходами второго дополнительного триггера, счетный5 ZI-OR, the input of the first element AND of which is connected to the output of the element 2И-OR the input of the second element AND with the output of the main element AND, the input of the third element AND with the output of the first main trig. Hera and with the counting input of the first additional trigger, the outputs of which are connected to the inputs of the element 2И-OR, the other inputs of which are connected to the outputs of the second additional trigger, counting
вход которого подключен к выходу второго основного триггера, а вход установки О - ко входу установки О первого дополнительного триггера и к шине опорного сигнала.the input of which is connected to the output of the second main trigger, and the input of the installation O is connected to the input of the installation O of the first additional trigger and to the reference signal bus.
Коммутатор содержит три канала, каждый из которых состоит из последовательно соединенных элемента ИЛИ, первого элемента И, RS-триггера и второго элемента И, причем R-входы триггеров соединены и подклгсьчены к шине опорного сигнала, инверсный выход триггера одного канала подключен ко входам первых элементов И двух других каналов, пр мые выходы триггеров вл ютс логическими выходами коммутатора , при этом выходы вторых элементов И двух каналов объединены по ИЛИ, а все элементы И соединены между собой по одному входу.The switchboard contains three channels, each of which consists of a series-connected OR element, a first AND element, an RS-flip-flop and a second AND element, and the R-inputs of the triggers are connected and connected to the reference bus, the inverse trigger output of a single channel is connected to the inputs of the first elements And the other two channels, the direct outputs of the triggers are the logical outputs of the switch, with the outputs of the second And elements of the two channels being OR connected, and all the And elements are interconnected via a single input.
На фиг. I представлена функциональна схема предлагаемого формировател ; на фиг. 2 и 3 - временные диаграммы, по сн ющие принцип его работы.FIG. I presents the functional diagram of the proposed shaper; in fig. 2 and 3 are timing diagrams that explain the principle of its operation.
Формирователь временного интервала состоит из кольцевой схемы 1 последовательно соединенных п чеек задержки , 1-2...1-П основных триггеров 2 и 3, основного элемента 4 И, коммутатора 5, который содержит элементы 6-8 ИЛИ, первые элементы И 9-11, RS-триггеры 12-14 и вторые элементы 15 и 16 И, дополнительных триггеров 17 и 18, элемента 19 2И-ИЛИ и элемента 20 ЗИ-ИЛИ, один вход первой чейки задержки 1 - I подключен к шине входного сигнала, другой вход первой чейки задержки 1 - I и вход К-ой чейки задержки-- -К соединены с выходами коммутатора 5 (с элементами 16 и 15 И соответственно ) , вход одной или нескольких чеек задержки и входы установки О триггеров 2, 3, 17, 18, 12, 13, 14 соединены с источником опорного сигнала, счетные входы триггеров 2 и 3 подключены к выходам первой 1 - 1 и К-ой 1-К чеек задержки, выходы триггерое 2 и 3 соединены с элементом 4 И, выходы чеек задержки 1 - 1, 1-2...1-п соединены со входами элементов ИЛИ 6-8 коммутатора 5, а один из входов элементов И 9, 10, И, 15, 16 - к шине информационного сигнала, инверсный выход триггера 12 одного канала коммутатора 5 подключен ко входам элементов И 10 и 11 двух других каналов коммутатора 5, аналогичным образом подключены триггеры 13 и 14. Пр мые выходы триггеров 12-14 коммутатора 5 соединены со входами элемента 20 ЗИ-ИЛИ, вход первого элемента И которого соединен с выходом элемента 19 2И-ИЛИ, вход второго логического элемента И - с выходом основного элемента 4 И, вход третьего логического элемента И - с выходом триггера 2 и со счетным входом первого дополнительного триггера 17, выходы которого подключены ко входам элемента 19, 2И-ИЛИ, другие входы элемента 19 2И-ИЛИ соединены с выходами второго дополнительного триггера 18, счётный вход которого подключен к выходу основного триггера 3.The shaper of the time interval consists of an annular circuit 1 of serially connected delay delay cells, 1-2 ... 1-P main triggers 2 and 3, the main element 4 AND, switch 5, which contains elements 6-8 OR, the first elements AND 9- 11, RS-flip-flops 12-14 and the second elements 15 and 16 AND, additional triggers 17 and 18, element 19 2И-OR and element 20 ЗИ-OR, one input of the first delay cell 1 - I is connected to the input bus, another input the first delay cell 1 - I and the input of the K-th delay cell - -K are connected to the outputs of switch 5 (with elements 16 and 15 AND responsible), the input of one or several delay cells and the installation inputs O of the flip-flops 2, 3, 17, 18, 12, 13, 14 are connected to the source of the reference signal, the counting inputs of the flip-flops 2 and 3 are connected to the outputs of the first 1 - 1 and K-th 1-K delay cells, outputs trigger 2 and 3 are connected to element 4 AND, the outputs of delay cells 1 - 1, 1-2 ... 1-n are connected to the inputs of elements OR 6-8 of switch 5, and one of the inputs of elements AND 9, 10, AND, 15, 16 - to the information signal bus, the inverse output of the trigger 12 of one channel of the switch 5 is connected to the inputs of the elements 10 and 11 of the other two channels of comm triggers 13 and 14 are connected in the same way. The direct outputs of triggers 12-14 of switch 5 are connected to the inputs of element 20 ZI-OR, the input of the first element I of which is connected to the output of element 19 2I-OR, the input of the second logical element AND - with the output of the main element 4 And the input of the third logical element And with the output of trigger 2 and with the counting input of the first additional trigger 17, the outputs of which are connected to the inputs of the element 19, 2I-OR, the other inputs of the element 19 2I-OR are connected to the outputs of the second additional trigger 18, score whose first input is connected to the output of the main trigger 3.
Работает формирователь временного интервала следующим образом. В качестве примера возьмем п 8,Works shaper time interval as follows. As an example, take p 8,
......, 1-ч-г, ......, 1-h-g,
где t - длительность импульса, формируемого чейкой задержки, t - врем where t is the duration of the pulse generated by the delay cell, t is the time
О восстановлени чейки задержки.About restoring delay cells.
Исходное состо ние формировател , задаваемое опорным сигналом Ue , по сн ет отрезок времени О - to на временных диаграммах (фиг. 2, 3).The initial state of the imager, defined by the reference signal Ue, explains the time interval O - to on time diagrams (Figs. 2, 3).
С приходом информационного сигнала UM , передний фронт которого соответствует началу запоминаемого интервала времени , запускаетс перва чейка задержки 1 - 1, от заднего фронта которой последовательно запускаютс остальные чейки задержки 1-2...1-П (диаграммы U|-U )Информационный сигнал UA,, передний фронт которого соответствует концу запоминаемого интервала времени, поступает на вход коммутатора 5, который в зависимости от времени прихода этого сигнала (длительности запоминаемого интервала времени) осуществл ет запуск первой 1 - 1 (О, на фиг. 2) или К-ой 1-К (Ux на фиг. 3) чейки задержки и подключает к выходной шине соответствующую цепь формировани выходного сигнала. Кольцева схема I последовательно соединенных чеек задержки 1 - l...l-п входит в режим генерации (диаграммы U/-U/ на фиг. 2 и 3), точно воспроизвод зафиксированный на ее входах временной итервал (t(-tc).With the arrival of the information signal UM, the leading edge of which corresponds to the beginning of the memorized time interval, the first delay cell 1-1 starts up, from the trailing edge of which the remaining delay cells 1-2 ... 1-П are sequentially started (diagrams U | -U) Information signal UA ,, whose leading edge corresponds to the end of the memorized time interval, is fed to the input of switch 5, which, depending on the time of arrival of this signal (the duration of the memorized time interval), triggers the first 1 - 1 (O, . 2) or a K-th 1st To (Ux in FIG. 3) and the delay cell output line connects to a corresponding output signal generating circuit. The ring circuit of the I series-connected delay cells 1 - l ... l-n enters the generation mode (diagrams U / -U / in Figs. 2 and 3), exactly reproducing the time interval (t (-tc) fixed at its inputs).
Посредством коммутатора 5, триггеров 2,3, 17, 18 и элемента 4 И, элемента 19 2И-ИЛИ осуществл етс подавление ложного сигнала образующегос в результате генерации, и выделение полезного сигнала. By means of switch 5, triggers 2,3, 17, 18 and element 4 I, element 19 2I-OR, the spurious signal resulting from the generation is suppressed and the desired signal is extracted.
jj Дл понимани технической сущности предлагаемого формировател рассмотрим три случа .jj To understand the technical nature of the proposed driver, we consider three cases.
,.2Т..2T.
В этом случае от информационных сигналов ИА(, и запускаютс перва 1 - 1 и 2-а 1-К чейки задержки, выходной сигнал формируетс на выходе элемента 4 И. Особенностью вл етс лищь то, что информационный сигнал &ж.2 поступает на вход элементов 9, 10, 11, 15, 16 И. Пройд элемент 10 И (тот, ко входу которого подключен элемент 7 ИЛИ), соединенный с выходом первой 1 - 1 и второй 1-2- чеек задержки, запускает RS-триггер 13, формиру на пр мом выходе его высокий потенциал ( сигнал Ue на фиг. П, разрешающий прохождение сигнала с выхода элемента 4 И через элемент 20 ЗИ-ИЛИ на выход устройства. Одновременно сигналом с инверсного плечаIn this case, from the information signals of the AI (, and the first 1-1 and 2-a 1-K delayed cells are triggered, the output signal is generated at the output of element 4 I. A special feature is that the information signal & 2 comes to input elements 9, 10, 11, 15, 16 I. Pass element 10 I (the one to which input element 7 OR is connected) connected to the output of the first 1 - 1 and second 1-2 delay cells triggers RS flip-flop 13 , forming a high potential at the forward output (signal Ue in Fig. II, allowing the signal to pass from the output of element 4 AND through element 20 ZI-OR to the device output. Simultaneously with the signal from the inverse arm
триггера 13 осуществл етс запрет запуска триггеров 12 и 14, обеспечивающих запрет прохождени сигналов с выхода триггера 2 и с выхода элемента 19 2И-ИЛИ на выход устройства.the trigger 13 prohibits the triggering of the triggers 12 and 14, which prohibit the passage of signals from the output of the trigger 2 and from the output of the element 19 2I-OR to the output of the device.
2,-, .2, -,.
в этом случае информационный сигнал Uexa через элемент 11 И, ко входу которого подключен элемент 8 ИЛИ, соединенный с выходами чеек задержки 1-3...1-6, запускает триггер 14, формирующий сигнал УЖ (фиг. 1), разрешающий повторный запуск сигналом Uex2. чейки задержки 1 - 1 и прохождение на выход устройства сигнала Ua, сформированного триггером 2 (сигналы . , Ит , и а Uewx на фиг. 1 и 2). Одновременно инверсным сигналом с триггера 14 обеспечиваетс запрет запуска других триггеров 13 и 12, предотвращающих выдачу ложной информации.in this case, the information signal Uexa through element 11 I, to the input of which element 8 OR is connected, connected to the outputs of delay cells 1-3 ... 1-6, triggers trigger 14, which generates a signal of the SL (Fig. 1), allowing restart signal Uex2. Delay cells 1 - 1 and passing to the output of the device signal Ua, formed by trigger 2 (signals., It, and a Uewx in Fig. 1 and 2). At the same time, the inverse signal from trigger 14 prohibits the triggering of other triggers 13 and 12, which prevent the issuance of false information.
в этом случае информационный сигнал и й, через элемент 9 И, ко входу которого подключен элемент 6 ИЛИ, соединенный с выходами чеек задержки 1--7, 1-8, запускает триггер 12, формирующий сигнал ид (см. фиг. 1), разрешающий запуск сигналом UeX2 чейки задержки 1-к и прохождение на выход устройства сигнала с выхода элемента 19 2И-ИЛИ (фиг. 1 и 3).in this case, the information signal and, through element 9 I, to the input of which element 6 OR is connected, connected to the outputs of delay cells 1--7, 1-8, triggers trigger 12, which generates an id signal (see Fig. 1), allowing the UeX2 signal to trigger 1-k delay cells and passing to the device output signal from the output of element 19 2I-OR (Fig. 1 and 3).
Одновременно инверсным сигналом с триггера 12 предотвращаетс запуск других триггеров 13 и 14.At the same time, the inverse signal from trigger 12 prevents the triggering of other triggers 13 and 14.
Быстродействие формировател нагл дно по сн ют временные диаграммы, где отнощение максимальной длительности запоминаемого интервала времени (t/-to)/nax к периоду генерации Т равно 1.The performance of the imager clearly explains the time diagrams, where the ratio of the maximum duration of the memorized time interval (t / -to) / nax to the generation period T is 1.
Быстродействие известного формировател определ етс количеством чеек задержки , включенных между первой и К-ой чейками задержки,.и дл чеек задержки - ,i;i. и у 4 1, т. е. таких же, как и в предложенном формирователе, св зано с колическом чеек задержки п выражением п -.-т-, где f iij fiiax коэффициент, характеризующий быстродействие устройства . Или ( 1 - , т.,е. f 1 при п ,The speed of the known former is determined by the number of delay cells connected between the first and K-th delay cells, and for the delay cells, i; i. and 4 1, i.e., the same as in the proposed former, is associated with a colic delay cell and the expression n -.- t-, where f iij fiiax is a coefficient characterizing the speed of the device. Or (1 -, m., E. F 1 with n,
что практически не реализуемо.which is practically not feasible.
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772508585A SU834874A2 (en) | 1977-07-14 | 1977-07-14 | Time interval shaper |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU772508585A SU834874A2 (en) | 1977-07-14 | 1977-07-14 | Time interval shaper |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU496660 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU834874A2 true SU834874A2 (en) | 1981-05-30 |
Family
ID=20718430
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU772508585A SU834874A2 (en) | 1977-07-14 | 1977-07-14 | Time interval shaper |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU834874A2 (en) |
-
1977
- 1977-07-14 SU SU772508585A patent/SU834874A2/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU834874A2 (en) | Time interval shaper | |
SU1580535A2 (en) | Ternary counting device | |
SU723556A1 (en) | Information input arrangement | |
SU1190491A1 (en) | Single pulse generator | |
SU815887A1 (en) | Device for monitoring pulse train | |
SU739721A1 (en) | Pulse timing device | |
SU853814A1 (en) | Device for monitoring pulse distributor | |
SU530440A1 (en) | Adjustable Pulse Delay | |
SU1160550A1 (en) | Single pulse shaper | |
SU783958A1 (en) | Pulse train shaping device | |
SU1504650A1 (en) | Pulse distributor | |
SU1465935A2 (en) | Pulser | |
SU1385283A1 (en) | Pulse sequence selector | |
SU1626343A1 (en) | Pulse burst generator | |
SU612210A1 (en) | Pulse train monitoring arrangement | |
SU1370748A2 (en) | Pulse duration shaper | |
SU1584089A2 (en) | Device for shaping pulsing sequences | |
SU1363208A2 (en) | Device for priority connection of information sources to trunk line | |
SU1262709A2 (en) | Device for checking pulse trains | |
SU783956A1 (en) | Pulse train producing device | |
SU855997A1 (en) | Decoding device | |
SU553735A1 (en) | Pulse shaper | |
SU496669A1 (en) | Timer Shaper | |
SU1451841A1 (en) | Device for subtracting and extracting pulses | |
SU1411951A1 (en) | Device for selecting the first and last pulses in a series |