SU824449A1 - Reversible counter - Google Patents

Description

(54) РЕВЕРСИВНЫЙ СЧЕТЧИК(54) REVERSIBLE COUNTER

1one

изобретение относитс  к построению устройств цифровой вычислитель ной техники и дискретной автоматики.This invention relates to the construction of devices for digital computing technology and discrete automation.

Реверсивные счетчики с последовательным переносом широко примен ютс  в различных цифровых устройствах. Они обеспечивают как сумми1 ук1ций, так и вычитающий счет числа импульсов и отличаютс  небольшими аппаратурными затратами по сравнению с реверсивными счетчиками с параллельным переносом.Sequential transfer counters are widely used in various digital devices. They provide both sums of information, and subtracting the number of pulses, and are distinguished by small instrumental costs as compared with reversible counters with parallel transfer.

Известен реверсивный счетчик с последовательным переносом, содержащий счетный вход, два управл ющих входа, счетные разр дь и межразр дные коммутаторы, построенные на трех логических элементаз И-НЕ ll.A reverse transfer counter with sequential transfer is known, which contains a counting input, two control inputs, counting bits, and interdith switches, built on three logical elements of AND-HE ll.

Извесген также реверсивный счетчик , содержащий вход, первь1й и второй управл ющие входы и разр ды, каждый из которых содержит первый , второй и .третий RS-триггеры на элементах И-НЕ, второй выход первбго RS-триггера каждого разр да соединен с S-входом третьего RS-триггера того же разр да, второй выход второго RSтриггера соединен с R-входом третьего RS-триггера,- второй выход третье .го RS-триггера соединен с S-входомIzvesgen also has a reversible counter containing the input, the first and second control inputs and bits, each of which contains the first, second and third RS flip-flops on the IS-NOT elements, the second output of the first RS flip-flop of each bit is connected to S- the input of the third RS flip-flop of the same bit, the second output of the second RS flip-flop is connected to the R-input of the third RS flip-flop, the second output of the third RS flip-flop is connected to the S-input

второго RS-триггера, первый выход которого ооединен с S-входом первого RS-триггера, а .каждый разр д, кроме первого, содержит также первый и второй элементы И-НЕ, выход первого элемента И-НЕ соединен с S-входами первого и третьего RS-триггеров того же разр да, выход второго элемента И-НЕ соединен с R-входом третьего иthe second RS flip-flop, the first output of which is connected to the S input of the first RS flip-flop, and each bit, except the first, also contains the first and second AND-NOT elements, the output of the first AND-NOT element is connected to the S-inputs of the first and The third RS-flip-flops of the same bit, the output of the second element AND-NOT connected to the R-input of the third and

S-входом «второго RS-триггеров того же разр да, а первый выход первого RS-триггера соединен со входом первого элемента И-НЕ того же разр да, первый выход второго RS-триггераThe S input of the second RS flip-flop is the same bit, and the first output of the first RS flip-flop is connected to the input of the first NAND element of the same bit, the first output of the second RS flip-flop

соединен с входом второго элемента И-НЕ того же разр да, первый управл ющий вход соединен с входами первых и вторых элементов И-НЕ, второй управл ющий вход соединен с R-входами первого и второго RS-триггеров всех разр дов, кроме первого,, а ,счетный вход соединен с R-входами первого и второго триггеров первого | разр да, а первый выход третьего RSтриггера каждого разр да соединен со входами первого и второго элементов И-НЁ следующего разр да, второй выход третьего RS-триггера каждого разр да соединен с R-входами первого и второго RS-триггеров следующего разр да 2,connected to the input of the second NAND element of the same bit, the first control input is connected to the inputs of the first and second NAND elements, the second control input is connected to the R inputs of the first and second RS flip-flops of all bits except the first, , and, the counting input is connected to the R inputs of the first and second triggers of the first | bit, and the first output of the third RS of the trigger of each bit is connected to the inputs of the first and second I-NC elements of the next bit, the second output of the third RS-flip-flop of each bit is connected to the R-inputs of the first and second RS-flip-flops of the next bit 2,

Недостатком известного счетчика  вл ютс  относительно большие аппаратурные затраты.A disadvantage of the known counter is the relatively large hardware costs.

Цель изобретени  - снижение аппаратурных затрат. The purpose of the invention is to reduce hardware costs.

Поставленн а  цель достигаетс  тем, что в реверсивном счетчике, содержащем счетный вход, первый, второй управл ющие входы и разр ды, каждый из которых содер йит первый, второй и третий RS-триггеры на элементах. И-НЕ второй выход первого RS-триггера каждого разр да соединен с S-входом третьего RS-триггера того же разр да , второй выход второго RS-триггера соединен с R-входом третьего RS-триггера , второй выход третьего RS-триггера соединен с S-входом второго RSтриггера , первый выход которого соединен с S-входом первого RS-триггера а каждый четный разр д содержит также первый и второй элементы И-НЕ, выход первого элемента И-НЕ соединен с $-вх6дами первого и третьего RSтриггеров того же разр да, выход второго элемента И-НЕ соединен с R-входом третьего и S-входом второго RSтриггеров того же разр да, а первый выход первого RS-триггера соединен со входом первого элемента И-НЕ того же разр да, первый выход второго RSтриггера соединен с входом второго элемента И-НЕ того же разр да, первый управл ющий вход соединен с входами первых и вторых элементов И-НЕ, второй управл ющий вход соединен с R-входами первого и второго RS-триггеров четных разр дов, а счетный вход соединен с R-входами первого и второго RS-триггеров первого разр да второй выход первого RS-триггера каждого нечетного разр да соединен с R-входами первого и второго RS-триггеров следунвдего разр да, второй выход второго RS-триггера каткдого не четного разр да соединен со входами первого и второго элементов И-НЕ следующего разр да, выход первого элемента И-НЕ кажцого четного разр да соединен с R-входами первого и второго RS-триггеров следующего разр да , а второй выход второго RS-триггера ка адого четного разр да соединен с R-входами первого и второго RS-триггеров следук дего разр да.The goal is achieved by the fact that in a reverse counter containing a counting input, the first, second control inputs and bits, each of which contains the first, second and third RS-triggers on the elements. NAND the second output of the first RS flip-flop of each bit is connected to the S-input of the third RS flip-flop of the same bit, the second output of the second RS flip-flop is connected to the R-input of the third RS flip-flop, the second output of the third RS flip-flop is connected to The S input of the second RS trigger, the first output of which is connected to the S input of the first RS trigger, and each even bit also contains the first and second AND-NOT elements, the output of the first AND-NOT element is connected to the $ -6 of the first and third RS triggers of the same bit, the output of the second element is NOT connected to the R input of the third and S input The second RS trigger of the same bit and the first output of the first RS trigger are connected to the input of the first NAND element of the same bit, the first output of the second RS trigger is connected to the input of the second NAND element of the same bit, the first control input is connected to the inputs of the first and second IS-NOT elements, the second control input is connected to the R-inputs of the first and second RS-flip-flops of even bits, and the counting input is connected to the R-inputs of the first and second RS-flip-flops of the first bit and the second output of the first RS- the trigger of each odd bit is connected to the R inputs the first and second RS-flip-flops are of the next bit, the second output of the second RS-flip-flop is of even-numbered bits connected to the inputs of the first and second AND-NOT elements of the next bit, the output of the first AND-NOT elements of each even digit is connected to the R-inputs the first and second RS-flip-flops of the next bit, and the second output of the second RS-flip-flop of an even-even bit is connected to the R-inputs of the first and second RS-flip-flops following a bit of the bit.

Структурна  схема реверсивного счетчика показана на чертеже.The structural diagram of the reversible counter is shown in the drawing.

Реверсивный счетчик содержит счетный вход 1, первый 2 и, второй 3 управл ющие входы и разр ды 4,, 5, б и , каждый из которых содержит 11ервый 8, второй 9 и третий 10 ,RS-триггеры на элементах И-НЕ, второй выход первого RS-триггера 8 каждого разр да соединен с $-вход 1 третьего RSтриггера 10 того же разр да, второй выход второго RS-триггера 9 соединен с R-входом третьего RS-триггера 10, второй выход третьего RS-триггера 10A reversible counter contains a counting input 1, the first 2 and, the second 3 control inputs and bits 4 ,, 5, б and, each of which contains the first 8, the second 9 and the third 10, RS-flip-flops on the NAND elements, the second the output of the first RS flip-flop 8 of each bit is connected to the $ 1 input of the third RS flip-flop 10 of the same bit, the second output of the second RS flip-flop 9 is connected to the R-input of the third RS flip-flop 10, the second output of the third RS flip-flop 10

соединен с S-входом второго RS-триггера 9, первый выход которого соединен с S-входом первого RS-триггера 8 а каждыйчетный разр д содержит также первый 11 и второй 12 элементы И-НЕ, выход первого элемента И-НЕ 11 соединен с S-входами первого В и третьего 10 RS-триггеров того же разр да , выход второго элемента И-НЕ 12 срединен с R-входом третьего 10 и S-входом второго 9 RS-триггеров то-, го же разр да,а первый выход первого RS-триггера 8 соединен со входом первого .элемента И-НЕ 11 того же разр да, первый выход второго RS-триггера 9 соединен с входом второго элемента И-НЕ 12 того же разр да, первый управл ющий вход 2 соединен с входами первых 11 и вторых 12 элементов И-НЕ, второй управл ющий вход 3 соединен с R-вxoi aми первого 8 и. второго 9 RS-триггеров четных разр дов, а счетный вход 1 соединен с R-входами первого 8 и второго 9 RS-триггеров первого разр да 4, второй выход первого RS-триггера 8 каждого нечетного разр да соединен с R-входами первого 8. и второго 9 RS-триггеров следующего разр да, второй выход второго RSтриггера 9 каждого нечетного разр да соединен со входами первого 11 и второго 12 элементов И-НЕ следукзщего разр да , выход первого элемента И-НЕ 11 каждого четного разр да соединен с R-входами первого 8 и второго 9 RS-триггеров следующего разр да, второй выход второго RS-триггера 9 каждого четного разр да соединен с Rвходами первого 8 и второго 9 RSтриггеров следующего разр да.connected to the S-input of the second RS-flip-flop 9, the first output of which is connected to the S-input of the first RS-flip-flop 8 and each digit also contains the first 11 and second 12 AND-NOT elements, the output of the first AND-NE 11 element is connected to S - the inputs of the first B and third 10 RS-flip-flops of the same bit, the output of the second element AND-NO 12 is middle with the R-input of the third 10 and the S-input of the second 9 RS-flip-flops of the same bit, and the first output of the first RS-flip-flop 8 is connected to the input of the first .I-NE 11 of the same bit, the first output of the second RS-flip-flop 9 is connected to the input of the second element and AND-NO 12 of the same bit, the first control input 2 is connected to the inputs of the first 11 and second 12 elements of the IS-NOT, the second control input 3 is connected to the R-boho ami of the first 8 and. the second 9 RS triggers of even bits, and the counting input 1 is connected to the R inputs of the first 8 and second 9 RS triggers of the first discharge 4, the second output of the first RS trigger 8 of each odd bit is connected to the R inputs of the first 8. and the second 9 RS flip-flops of the next bit, the second output of the second RS trigger 9 of each odd bit is connected to the inputs of the first 11 and second 12 elements of the NAND of the next bit, the output of the first element of the NAND 11 of each even digit is connected to R- the inputs of the first 8 and second 9 RS flip-flops of the next bit, the second output of the second The RS flip-flop 9 of each even-numbered bit is connected to the R inputs of the first 8 and second 9 RS triggers of the next bit.

Функционирование счетника происходит следующим образом.The operation of the accountant is as follows.

Счетные импульсы подаютс  на вход (, При подаче сигнала логической единицы на вход 2 и сигнала логического нул  на вход 3 производитс  суммирующий счет. . .The counting pulses are fed to the input (, When a signal is sent from a logical unit to input 2 and a signal from a logical zero to input 3, a summing account is produced...

При подаче сигнала логического нул  на вход 2 и сигнала логической единицы на вход 3 производитс  вычитающий счет.When a logical zero signal is applied to input 2 and a logical unit signal to input 3, a subtractive count is produced.

состо ни  счетчика снимаетс  с первых выходов третьих триггеров 10 дл  нечетных разр;эдЬв и с первых выходов первых триггеров 8 дл  четных разр дов. the state of the counter is removed from the first outputs of the third flip-flops 10 for odd bits, the edb and from the first outputs of the first flip-flops 8 for even bits.

Claims (2)

1.Бухреев И.Н. и др. Микроэлектронные схемы цифровых устройств, М.j Советское радио, 1975, с. 176, 1. Buhreev I.N. et al. Microelectronic circuits of digital devices, Moscow; Soviet Radio, 1975, p. 176, 0 рис. 5.13.0 pic 5.13. 2.Авторское свидетельство СССР № 516196, кл. Н 03 К 23/00, 1974 (прототип).2. USSR author's certificate number 516196, cl. H 03 K 23/00, 1974 (prototype).