Claims (2)
Нар ду с положительными качествами (маs лым числом элементов, достаточно широкими функциональными возможност ми, высокой помехозащищенностью) это у лройство имеет серьезные недостатки. Оно содержит два элемента задержки, которые могут бь1ть выполнены в виде одновибраТОра и вл ютс нетехнологичными дл гибридно-пленочной технологии , так как содержат конденсаторы. Другим недостатком известного технического ре3 шени Шл етс сложна настройка устройства так как дл одинаковой задержки переднего и заднего фронтов входного сигнала требуетс вьтолнить условие 11зад. ззад. (Д 1)зад. - врем задернски первого элемента задержки , а ti3aA, врем второго элемента задержки). Шстройка первото и второго элемента задержки на одинаковое врем задержки вл етс очень трудоемкой операцией: она занимает 83% времени настройки всего устройства дл задержки импульсов. Цель изобретени - повышение технологичности устройства и упрощение его настройки. Поставленна цель достигаетс тем, что в устройство дл задержки импульсов, содержащее элемент задержки, первый инвертор, два триггера, причем единичный выход первого триггера подключен к первому нулевому входу второго триггера, второй нулевой вход которого соеданен с единичным входом первого триггера, нулевой вход первого триггера подключен к первому единичному входу второго триггера, второй единичный вход которого соединен с нулевым вы одом первого триггера , первый инвертор соединен с входной шиной , элемент задержки, введены удвоитель частоты, второй инвертор, два элемента И-НЕ причем входна шина подключена ко входу ; удвоител частоты и первому входу первого элемента И-НЕ, второй вход которого подключен ко второму входу второго элемента И-НЕ и к выходу второго инвертора, вход к торого соединен с выходом элемента задержки , вход которого подключен к выходу удво ител частоты, а второй вход второго элемента И-НЕ подключен к выходу первого инвертора , выход второго элемента И-НЕ подкл чен к нулевому входу первого триггера, -единичный вход которого соединен с выходом первого элемента И-НЕ. На фиг. 1 представлена функциональна схе ма устройства дл задержки импульсов; на фиг. 2 - временные диаграммы его работы. Устройство дл задержки импульсов содержит удвоитель 1 частоты, выход которого подключен к элементу 2 задержки и через второй инвертор 3. к первому элементу 4 И-НЕ и второму элементу 5 И-НЕ, элементы 6 И-НЕ и 7 И-НЕ образуют триггер 8, элементы 9 и 10 И-ИЛИ-НЕ образуют триггер 11, выход которого соединен с выходом 12 устройства дл задержки импульсов, первый инвертор 13. Работа устройства осуществл етс следующим образом. Перед подачей положительных импульсов н вход устройства на выходе удвоител 1 частоты присутствуют единичный высокий потен циал ( фиг. 2, диаграмма 1). На выходе .элемента 2 задержки присутствут высокий уровень напр жени , а на выходе торого инвертора 3 - низкий потенциал (диаграммы 2 и 3). Низкий потенциал с выода второго инвертора 3 приводит к образоа1шю высоких потенциалов на выходах перого 4 и второго 5 элементов -И-НЕ (диаграмы 4 и 5). Допустим, что перед подачей импульсов оба триггера наход тс в состо нии О. При этом на выходе элемента 6 И-НЕ находитс шзкий потенциал (диаграмма 6), а на выходе элемента 7 И-НЕ находитс высокий потенциал (диаграмма 7}. На обоих нулевых входах первого элемента И схемы 9 И-ИЛИ-НЕ (диаграмма 9) присутствуют высокие потенциалы, следовательно, на его выходе будет низкий потенциал, а на выходе элемента 10 И-ИЛИ-НЕ (диаграмма 10) будет высокий потенциал, так как на втором единичном входе первого элемента И элемента 10 И-ИЛИ-НЕнизкий потенциал и на входе второго элемента И элемента 10 И-ИЛИ-НЕ - низкий потенциал . Таким образом, триггер 11 в нулевом состо нии . Высокий потенциал с выхода элемента 10 И-ИЛИ-НЕ поступает на вход второго элемента И элемента 9 И-ИЛИ-НЕ и подтверждает низкий потенциал на выходе 12 устройства. В момент tj по влени первого входного импульса на выходе удвоител 1 частоты формируетс низкий потенциал, после чего формируетс низкий уровень напр жени на вь1ходе элемента 2 задержки. Этот-сигнал образует высокий уровень напр жени на выходе второго инвертора 3, после этого к обоим входам элемента 4 И-НЕ приложены высокие уровни напр жени и на его выходе формируетс низкий потенциал, который перебрасьшает триггер 8 в единичное состо ние. На выходе элемента 6 И-НЕ - высокий потенциал, а на выходе элемента 7 И-НЕ - низкий потенциал. Триггер 11 не мен ет своего нулевого состо ни , так как к первому входу первого элемента И элемента 9 И-ИЛИг-НЕ приложен низкий потенциал. Других изменений выходных потенциалов , элементов устройства в момент t| не происходит. По окончании периода задержки элемента 2 задержки( момент его выходе по вл етс высокий уровень напр жени , после чего к второму входу первого элемента 4 И-НЕ и к первому входу второго элемента 5 И-НЕ приложены низкие п.отенциалы с инвертора 3, управл емого схемой задержани . Таким образом , на выходе первого 4 и второго 5 элементов И-НЕ будут высокие потенциалы. Второй триггер 11 переброситс из нулевого в единичное состо ние, так как на обс х входах первого элемента И элемента 9 И-ИЛИ-НЕ находитс высокий потенциалы. Таким обра- i . зом, на выходе первого элемента 9 И-ИЛИ-НЕ будет низкий потенциал, а на выходе второго элемента 10 И-ИЛИ-НЕ и на выходе устройства 12 - высокий потенциал. Других изменений выходных потенциалов элементов устройства в момент tj не произойдет до момента ta окончани входного импульса .. В момент ts на выходе удвоител 1 частоты формируетс низкий потенциал, после чего фор мируетс низкий уровень напр жени на выходе элемента 2 задержки. Этот сигнал образует высокий уровень напр жени на выходе второ го инвертора 3. В момент 3 на выходе первого инвертора 13 - низкий потенциал, а на его выходе будет высокий потенциал (диаграмма .13). Таким образом, к обоим входам второг элемента 5 И-НЕ приложены высокие уровни напр жени и на его выходе формируетс низкий потенциал, который перебрасьтает триггер 8 в нулевое .состо ние. Триггер 11 не мен ет своего единичного состо ни , так как к второму входу второго элемента И элемента 10 И-ИЛИ-НЕ приложен низкий потенциал. Других изменений выходных потенциалов элементов устройства в момент tj не происходит. По окончании периода задержки элемента 2 задержки (момент t4)Ha его выходе по вл етс высокий уровень напр жени , после чего ко второму входу первого элемента 4 И-НЕ и первому входу второго элемента 5 И-НЕ приложены низкие потенциалы. Таким образом , на выходе первдго 4 и второго 5 элементов И-НЕ будут высокие потенциалы. Второй триггер 11 переброситс из единичного в нулевое состо ние, так как на обоих входах второго элемента И элемента 10 И-ИЛИ-НЕ наход тс высокие потенциалы. Таким образом , на выходе 12 устройства будет низкий потенциал. В момент 4 все выходные сигналы элементов устройства дл задержки импульсов совпадают с их исходными состо ни ми. Далее цикл работы повтор етс . Использование предлагаемого изобретени позвол ет повысить технологичность устройства 6 задержки, поскольку отпадает необходимость в изготовлении одногЬ сложного элемента задержки . Другим преимуществом устройстйа вл етс простота настройки, так как не требуетс подбирать одинаковые задержки в элементах задержки (настраиваетс только один элемент задержки). Формула изобретени Устройство дл задержки импульсов, содержащее элемент задержки, инвертор, два триггера, причем единичный выход первого триггера подключен к первому нулевому входу второго триггера, второй нулевой вход которого соединен с единичным входом первого триггера, нулевой вход первого триггера подключен к первому единичному входу второго триггера, второй единичный вход которого соединен с нулевым выходом первого триггера , первый инвертор соединен с входной шиной , элемент задержки, отличающеес тем, что, с целью повышени технологичности устройства и упрощени настройки, в него введены удвоитель частоты, второй инвертор , два элемента , причем входна шина подключена ко входу удвоител частоты и первому входу первого элемента И-НЕ, второй вход которого подключен ко второму входу второго элемента И-НЕ и к выходу второго инвертора, вход которого соединен с выходомзлемента задержки, вход которого подключен к выходу удвоител частоты, а второй вход второго элемента И-НЕ подключен к выходу первого инвертора, выход второго элемента И-НЕ подключен к нулевому входу первого триггера, единичный вход которого соединен с выходом первого элемента И-НЕ. Источники информации, прин тые во внимание при экспертизе 1.Самойлов Л. К. Устройство задержки информации в даскретной технике. М., Сов. радио , 1973, рис. 4.1. Along with positive qualities (a small number of elements, rather wide functional capabilities, high noise immunity), this device has serious drawbacks. It contains two delay elements, which can be made in the form of a single vibrator and are non-technological for hybrid film technology, since they contain capacitors. Another disadvantage of the known technical solution is the complicated setup of the device, since for the same delay of the front and rear edges of the input signal it is necessary to fulfill the condition of 11set. backwards (D 1) ass. - the time of the country of the first delay element, and ti3aA, the time of the second delay element). Shading the first and second delay elements to the same delay time is a very time-consuming operation: it takes 83% of the setup time of the entire device to delay the pulses. The purpose of the invention is to improve the manufacturability of the device and simplify its settings. The goal is achieved by the fact that a pulse delay device containing a delay element, a first inverter, two triggers, the single output of the first trigger connected to the first zero input of the second trigger, the second zero input of which is connected to the single input of the first trigger, zero input of the first trigger connected to the first single input of the second trigger, the second single input of which is connected to the zero level of the first trigger, the first inverter is connected to the input bus, the delay element is doubled itel frequency, second inverter, two elements AND-NOT, with the input bus connected to the input; a frequency doubler and the first input of the first NAND element, the second input of which is connected to the second input of the second NAND element and to the output of the second inverter, the input to which is connected to the output of the delay element whose input is connected to the output of doubled frequency, and the second input The second element AND-NOT is connected to the output of the first inverter, the output of the second element AND-NOT is connected to the zero input of the first trigger, the unit input of which is connected to the output of the first AND-NOT element. FIG. 1 shows the functional scheme of the device for delaying pulses; in fig. 2 - time diagrams of his work. The device for delaying pulses contains a frequency doubler 1, the output of which is connected to delay element 2 and through the second inverter 3. to the first element 4 AND-NOT and the second element 5 AND-NOT, elements 6 AND-NOT and 7 AND-NOT form a trigger 8 , elements 9 and 10 AND-OR-NOT form the trigger 11, the output of which is connected to the output 12 of the device for delaying the pulses, the first inverter 13. The operation of the device is as follows. Before applying positive pulses to the input of the device, a single high potential is present at the output of frequency doubler 1 (Fig. 2, diagram 1). At the output of the element 2, the delays present a high voltage level, and at the output of the second inverter 3 there is a low potential (diagrams 2 and 3). The low potential from the output of the second inverter 3 leads to the formation of high potentials at the outputs of the first 4 and second 5-AND-NO elements (diagrams 4 and 5). Suppose that before triggering the pulses both triggers are in the state O. At the same time, the output of element 6 of the IS-NOT is of a bold potential (diagram 6), and the output of the element of 7 of the AND-NOT contains a high potential (diagram 7}. On both the zero inputs of the first element AND of the AND-OR-NOT scheme 9 (diagram 9) have high potentials, therefore, its potential will be low, and the output of the element 10 AND-OR-NOT (diagram 10) will have a high potential, since the second unit input of the first element AND the element 10 AND-OR-NOT low potential and the input the second element AND element 10 AND-OR-NOT is low potential. Thus, trigger 11 is in the zero state. High potential from the output of element 10 AND-OR-NOT is input to the second element AND element 9 AND-OR-NOT and confirms low potential at the device output 12. At the time tj of the occurrence of the first input pulse at the output of frequency doubler 1, a low potential is formed, after which a low voltage level at the output of the delay element 2 is formed. This signal generates a high voltage level at the output of the second inverter 3, then high voltage levels are applied to both inputs of element 4 AND-NO and a low potential is generated at its output, which flips the trigger 8 into a single state. At the output of element 6 NAND is high potential, and at the output of element 7 NAND is low potential. The trigger 11 does not change its zero state, since a low potential is applied to the first input of the first element AND element 9 AND-ILIG-NOT. Other changes in output potentials, device elements at time t | not happening. At the end of the delay period of the delay element 2 (the moment of its output, a high voltage level appears, after which the low inputs from the inverter 3, controlled by the second input of the first element 4 AND-NOT and the first input of the second element 5 AND-NOT delayed circuit. Thus, the output of the first 4 and second 5 elements AND-NOT will be high potentials. The second trigger 11 will be transferred from the zero to one state, since at the inputs of the first element AND element 9 AND-OR-NOT high potentials. Thus, i. There is a low potential in the first element 9 AND-OR-NOT, and a high potential at the output of the second element 10 AND-OR-NOT and at the output of device 12. Other changes in the output potentials of the elements of the device at time tj will not occur until ta the end of the input pulse .. At time ts, the output of frequency doubler 1 produces a low potential, after which a low voltage level is formed at the output of delay element 2. This signal forms a high voltage level at the output of the second inverter 3. At time 3, the output of the first inverter 13 - low potential, and at its output there will be a high potential (chart .13). Thus, high voltage levels are applied to both inputs of the second element 5 AND-NO and a low potential is formed at its output, which flips trigger 8 to the zero state. The trigger 11 does not change its single state, since a low potential is applied to the second input of the second element AND element 10 AND-OR-NO. Other changes in the output potentials of the elements of the device at time tj does not occur. At the end of the delay period of the delay element 2 (moment t4), a high voltage level appears at its output, after which low potentials are applied to the second input of the first element 4 AND-NOT and the first input of the second element 5 AND-NOT. Thus, at the output of the first 4 and second 5 elements AND-NOT there will be high potentials. The second trigger 11 is transferred from the single to the zero state, since high potentials are present at both inputs of the second element AND AND-OR-NOT element 10. Thus, at the output 12 of the device there will be a low potential. At time 4, all the output signals of the elements of the device for the delay of pulses coincide with their initial states. Then the cycle of operation is repeated. The use of the present invention allows to improve the manufacturability of the delay device 6, since there is no need to manufacture one complex delay element. Another advantage of the device is that it is easy to set up, since it is not necessary to select the same delays in the delay elements (only one delay element is tuned). The device for delaying pulses, containing a delay element, an inverter, two triggers, the single output of the first trigger connected to the first zero input of the second trigger, the second zero input of which is connected to the single input of the first trigger, zero input of the first trigger connected to the first single input of the second the trigger, the second unit input of which is connected to the zero output of the first trigger, the first inverter is connected to the input bus, a delay element, characterized in that, in order to increase and adaptability of the device and simplify the settings, a frequency doubler, a second inverter, two elements are inputted, the input bus is connected to the input of the frequency doubler and the first input of the first NAND element, the second input of which is connected to the second input of the second NAND element and the output of the second inverter, the input of which is connected to the output of the delay element, the input of which is connected to the output of the frequency doubler, and the second input of the second element AND-NOT connected to the output of the first inverter, the output of the second element AND-NOT connected to zero the input of the first trigger, a single input of which is connected to the output of the first NAND element. Sources of information taken into account in the examination 1. Samoilov LK Device information delay in daskretnoy technology. M., Sov. radio, 1973, fig. 4.1.
2.Авторское свидетельство СССР по за вке N 2573723/18-21 (прототип).2. Author's certificate of the USSR according to the application N 2573723 / 18-21 (prototype).
I о I o
ггтhgt
о оoh oh
::;::;
«t"T
1one
33
1 с1 s
3 с3 seconds
пP
п гp g
о about
9 9D J9 9D J
1Г1G
5555
§ §
(о tx(about tx