SU807282A1 - Device for dividing n-digit decimal numbers - Google Patents

Description

(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ N-РАЗРЯДНЫХ ДЕСЯТИЧНЫХ ЧИСЕЛ(54) DEVICE FOR SHARING N-BIT DECIMAL NUMBERS

Изобретение относитс  к вычисли .тельной технике и может быть использовано при построении универсальных арифметических устройств, обрабйгы-вающих двоичную и дес тичную информацию . Известно вычислительное устройст .во последовательного действи , состо  щее из преобразователей Аазо-импуль сного представлени  чисел в простран ственно-импульсное , преобразователей пространственно-импульсного представ лени  в фазо-импульсное представлени чисел,суммирующего и множительного . блоков, логической схемы и блока мик ропрограммного управлени  ;l3 . Недостатком данного устройства  в л етс  то, что при небольших Лункциональных возможност х оно обладает значительной сложностью. Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  делени  п-разр дных дес тичйь1х чисел, содержащее дес тич ный сумматор, регистр делител , регистр хранени , регистр част-нЪго и блок управлени , содерхсащий генератор импульсов, двоичный счетчик, элемент И, элемент КБ, элементы задержки и триггер 2 . Недостатком данного устройства  вл ютс  большие затраты оборудовани  (разр дность сумматора, регистра делител  и дополнительного регистра соответствует удвоенной разр дности дес тичных операндов). Цель изобретени  - сокращение затрат оборудовани  устройства делени . Поставленна  цель достигаетс  тем, что в устройство дл  делени  п-разр дных дес тичных чисел, содержащее сумматор , регистр частного, регистр делител , регистр хранени  и блок управлени , причем блок управлени  содержит шины положительного и отрицательного знака параЛазного входа, первый, второй, третий, четвертый, питый, шестой и седьмой выходы, генератор импульсов, счетчик, первый, второй, третий, четвертыйх, п тый, .шестой и седьмой элементы И, первый элемент НЕ, первый, .второй и третий элементы задержки и триггер, причем информационный вход - сумматора соединен с информационным выходом регистра делител , информационный вход которого соедин ен с инАормационным выходом регистра хранени , первый выход блока управлени  соединен с первым управл ющем входом сумматора. второй управл ющий вход которого с -единен со вторым выходом блока управлени , парафазный выход знака сумматора соединен с парафазным входом блока управлени , третий выход которого соединен с первым управл ющим входом регистра частного, второй управл ющий вход которого соединен с четвертым -выходом блока управлени , п тый выход которого соединен с первым управл ющим входом регистра делител , второй управл ющий вход которого соединен с шестым выходом блока управлени , седьмой выход которого соединен с третьим управл ющим входом регистра частного, причем выход генератора импульсов соединен со входом счетчика и первым входом первого элемента И,, второй вход которого соединен с первым выходом счетчика, первый вход второго элемента И соединен с первыми входами третьего, четвертого, п того и шестого элементов И и с выходом генератора импульсов, выход которого соединен с первым входом седьмого элемента.И, вход первого элемента НЕ соединен со вторым выходом счетчика , а выход - со вторым входом четвертого элемента И, выходпервого элемента задержки соединен с третьим входом первого элемента И, а вход первого элемента задержки - с ййной отрицательного знака входа блока уп .равлени  и вторым входом второго эле мента И, выход которого соединен со вторым выходом блока управлени , вход второго элемента задержки соеди нен с выходом четвертого элемента И и с п тым выходом блока управлени , выход третьего элемента задержки сое динен с первым входом триггера, пр мой выход которого соединен со вторым входом седьмого элемента И, выход которого соединен с седьмым выходом блока управлени , второй вход тригге ра соединен с выходом первого элемен та И, вторые входы третьего и шестог элементов И соединены с шиной положи тельного знака входа блока управлени , а выходы третьего, п того и шестого элементов И соединены соответственно с первым, шестым и третьим выходами устройства управлени , выход второго элемента задержки соединен с четвертым выходом блока управлени , в блок управлени  введен второй элемент НЕ, причем в блоке управлени  выход первого элемента. НЕ соединен с третьими входами второго и третьего элементов И, второй вход п того элемента И под ключен ко входу третьего элемента задержки, установочному входу, второ му выходу счетчика и входу первого элемента НЕ, вход второго элемента НЕ соединен с первым выходом счетчика , а выход - с третьим входом шесто го элемента И, третий вход седьмого элемента И соединен со вторым вьтходом счетчика, а шестой выход блока управлени  соединен с управл ющим входом сдвига сумматора. Ка фиг. 1 представлена структурна  схема устройства дл  делени  п-разр дных дес тичных чисел; на фиг. 2 - структурна  схема блока управлени . Устройство содержит дес тичный румматор 1, регистр 2 частного, регистр 3 делител , регистр 4 хранени , блок 5 управлени , который содержит первый и второй выходы 6и 7, «парафазный вход 8 знака, третий, четвертый , п тый, шестой и седьмой выходы 9-13, генератор 14 импульсов, счетчик 15, первый, второй, третий, четвертый , п тый, шестой и седьмой элементы И соответственно 16-22, первый и второй 1ементы НЕ 23 и 24, первый, второй и третий элементы 25-27 задержки, триггер 28. Дес тичный сумматор 1 содержит (п +1)дес тичный разр д (где п - разр дность исходных дес тичных чисел) и имеет информационные разр дные входы, цепи сдвига на один дес тичный разр д влево с управл ющим входом сдвига, управл ющие входы сложени  и вычитани  и парафазный выход знака. Регистр 2 частного содержит п дес тичных разр дов, вход сдвига, первый управл ющий вход, поступление сигнала на который обеспечивает установку единицы в младшем двоичном р де регистра, и второй управл ющий вход, сигнал на котором обеспечивает преобразование обратного дес тичного кода, наход щегос  в младшем дес тичном разр де регистра частного, в пр мой код. - . Регистр 3 делител  содержит (п + 1) дес тичный разр д, предназначенный дл  хранени  дес тичных цифр восьмикратного делител  и дл  получени  путем делени  на два других, ему кратных , цепи делени  на два, информационные разр дные выходы, соединенные С информационными входами соответствующих дес тичных разр дов сумматора 1, информационные разр дные входы, первый управл ющий вход и управл ющий вход записи. В качестве регистра 3 делител  может быть использован преобразователь информации из дес тичной системы счислени  в двоичную. Регистр 4 хранени  содержит (п + 1) дес тичный разр д, предназначен дл  хранени  восьмикратного делител .и . имеет информационные разр дные выходы , соединенные с информационными разр дными входами регистра 3.делител . : БЛОК 5 управлени  имеет первый и второй выходы 6 и 7, соединенные соответственно с управл ющими вг одами вычитани  и сложени  сумматора 1, парафазный вход знака 8, подключенный к парафазному выходу знака сумматоpa 1, третий выход 9, подсоединенный к первому управл ющему входу регис;тра 2 частного, четвертый выход 10, соединенный.со входом .сдвига регистра 2 частного, п тый выход 11, подключенный к первому управл ющему вхо ду регистра 3, шестой выход 12, сое . диненный с управл ющим .входом записи регистра 3 и с управл ющим входом сдвига сумматора 1, седьмой выхоД 13 подсоединенный ко второму управл ющему входу регистра частного. Цлок управлени  включает генерато 14 импульсов, трехразр дный двоичный счетчик 15, имеющий счетный вход, подключенный к выходу генератора 14 импульсов, установочный вход, выход О и выход 4, первый-седьмой элементы И 16-22, причем первые входы этих элементов подключены к.выходу генератора 14 импульсов, второй вход первого элемента И соединен с выходом О счетчика 15, второй вход вто рого элемента И соединен со входом отрицательного знака блока 5 управлени , вторые входы третьего и шесто го элементов И соединены со входом поло)хительного знака блока 5 управлени , второй вход п того элемента И подключен к выходу 4 счетчика 15, выходы второго, третьего, четвертого п того, шестого и седьмого элементов соединены соответственно с выходам , 6, 11, 12, 9 и 13 блока управлели , первый и второй элементы НЕ 23 и 24, входы которых соединены соответственно с выходами 4 и О счет чика 15, выход первого элемента НЕ подключен к третьим входам второго и третьего элементов И и ко второму входу четвертого элемента И, выход второго элемента НЕ подсоединен к третьему входу шестого элемента И, пейэый, второй и третий элементы 2 3адержки, причем первый элемент задё: :кки, величина которой длительности одного такта делени , подключен между выходом отрицательного знака сумматора 1 и третьим входом первого элемента И, а второй элемент задержки подключен между выходом четвертого элемента И 19 и выходом 10 блока 5 управлени , триггер 28, выход которого подсоединен ко второму вхоНУ седьмого элемента И, первый вход к выходу первого элемента И, а второй вход через третий элемент задержки соединен с третьим входом седьмого элемента И 22, с выходом 4 и с уста новочным входом счетчика 15.. Устройство (фиг. 1) обрабатывает дес тичную информацию, представленную в коде 8-4-2-1. Деление в устройстве выполн етс  за п циклов. Каждый .цикл состоит из п ти тактов..На перBbix четырех тактах цикла определ етс  соответствующий двоичный разр д двоично-дес тичного изображени  текущей дес тичной цифры частного. На п том такте выполн етс  умножение частичного остатка на 10 за счет его сдвига на четыре двоичных разр да влево. Деление выполн етс  методом без восстановлени  остатков. Рассмотрим работу данной схемы на примере делени  дробных дес тичных чисел. В исходном состо нии в сумматоре 1 (дес тичнйх разр дах 2-(п + 1) находитс  делимое, в регистрах 3 и 4 помещен восьмикратный код делител , первый дес тичный разр д сумматора и регистр 2 установлены в нуль. Во врем  первого цикла определ етс  старший дес тичный разр д частного . На первом такте первого цикла блок 5 управлени  формирует сигналы на своих выходах 6 и 11..Сигнал с выхода б поступает на управл ющий вход вычитани  сумматора 1 и обеспечивает вычитание из делимого кода восьмикратного делител . Знак результата вычитани  поступает на парафазный вход знака блока управлени . Сигнал с выхода 11 блока управлени  поступает на первый управл ющий вход регистра 3 делител , обеспечива  деление его содержимого на два. Через врем , равное времени установки младшего разр да регистра частного 2, после сигналов на выходах б и 11 блок упревле- . НИН формирует сигнал на выходе 10, который обеспечивает сдвиг содержимого регистра 2 частного на один двоичный разр д влево. На этом выполнение первого такта заканчиваетс . Второй, третий и четвертый такты первого цикла выполн ютс  следующим образом. Если знак результата предыдущего такта в сумматоре 1 положителен, то блок 5 управлени  вырабатывает сигнал на своих выходах 6 и 9. Пр сигналу б выполн етс  вычитание содержимого регистра 3 из содержимого сумматора 1. Сигнал 9 поступает на первый управл ющий вход регистра 2 частного, обеспечива  установку единицы в его младший разр д. Если зна« Результата предыдущего такта в сумматоре 1 отрицателен, то блок 5 управлени  формирует сигнал на выхсУде 7, обеспечивающем прибавление содержимого регистра 3 к содержимому сумматора 1. Знак результата сложени -вычитани  поступает на парафазный вход 8 блока управлени . Одновременно с выполнением операции сложени -вычитани  в сумматоре 1 формируютс  сигналы на выходах 10 и 11 блока управлени . Си:;нал с выхода 11 обеспечивает деление содержимого егистра 3 на два, сигнал с выхода 10 управл ет сдвигом содержимого регистра 2 частного влево на один двочный разр д.The invention relates to computing technology and can be used in the construction of universal arithmetic devices that process binary and decimal information. A sequential computing device is known, which consists of converters of Aazo-pulse representation of numbers into spatial-impulse, converters of spatial-impulse representation into phase-impulse representation of numbers, summing and multiplying. blocks, logic circuit and microprogrammed control unit; l3. The disadvantage of this device is that with small functional capabilities it has considerable complexity. The closest in technical essence to the present invention is a device for dividing n-bit decimal numbers, which contains a decimal adder, a divider register, a storage register, a partial register and a control unit containing a pulse generator, a binary counter, the And element, KB element, delay elements and trigger 2. The disadvantage of this device is the high cost of equipment (the size of the adder, the register of the divider and the additional register corresponds to twice the size of the decimal operands). The purpose of the invention is to reduce the cost of equipment division device. The goal is achieved by the fact that the device for dividing n-bit decimal numbers, which contains an adder, a private register, a divider register, a storage register and a control unit, the control unit containing buses of the positive and negative sign of the pair input, first, second, third , fourth, drunk, sixth and seventh outputs, pulse generator, counter, first, second, third, fourth, fifth, sixth and seventh elements AND, first element NOT, first, second and third delay elements and trigger, and informational the input - adder is connected to the information output of the register divider, whose information input is connected to the information output of the storage register, the first output of the control unit is connected to the first control input of the adder. The second control input of which is connected to the second output of the control unit, the paraphase output of the character of the adder is connected to the paraphase input of the control unit, the third output of which is connected to the first control input of the private register, the second control input of which is connected to the fourth output of the control unit, the fifth output of which is connected to the first control input of the register divider, the second control input of which is connected to the sixth output of the control unit, the seventh output of which is connected to the third control input of the re private horn, the pulse generator output is connected to the counter input and the first input of the first element I, the second input of which is connected to the first output of the counter, the first input of the second element I connected to the first inputs of the third, fourth, fifth and sixth elements And and with the output pulse generator, the output of which is connected to the first input of the seventh element. And, the input of the first element is NOT connected to the second output of the counter, and the output is connected to the second input of the fourth element And, the output of the first delay element is connected to the third the first element And, and the input of the first delay element with the negative negative sign of the control unit input and the second input of the second element And, the output of which is connected to the second output of the control unit, the input of the second delay element connected with the output of the fourth element And the fifth output of the control unit, the output of the third delay element is connected to the first input of the trigger, the direct output of which is connected to the second input of the seventh element I, the output of which is connected to the seventh output of the control unit, the second input of the trigger the output of the first element is And, the second inputs of the third and sixth elements And are connected to the positive sign bus of the control unit, and the outputs of the third, fifth and sixth elements And are connected respectively to the first, sixth and third outputs of the control device, the output of the second element the delays are connected to the fourth output of the control unit, the second element is NOT inserted into the control unit, and the output of the first element in the control unit. NOT connected to the third inputs of the second and third elements AND, the second input of the fifth element AND connected to the input of the third delay element, the installation input, the second output of the counter and the input of the first element NOT, the input of the second element is NOT connected to the first output of the counter, and the output - with the third input of the sixth element And, the third input of the seventh element And is connected with the second input of the counter, and the sixth output of the control unit is connected with the control input of the shift of the adder. Kah FIG. Figure 1 shows a block diagram of a device for dividing n-bit decimal numbers; in fig. 2 is a block diagram of the control unit. The device contains a decimal rummator 1, a private register 2, a divider register 3, a storage register 4, a control unit 5 which contains the first and second outputs 6 and 7, "paraphase input 8 characters, third, fourth, fifth, sixth and seventh outputs 9 -13, pulse generator 14, counter 15, first, second, third, fourth, fifth, sixth and seventh elements And 16-22, respectively, first and second elements NOT 23 and 24, first, second and third elements 25-27 of delay , trigger 28. The decimal adder 1 contains (n +1) the decimal bit (where n is the digit of the initial decimal x numbers) and information The discharge has inputs, shift one digit of a decimal left to the control input of shift circuit, control inputs of addition and subtraction and the sign of paraphase output. Register 2 quotient contains five decimal places, a shift input, the first control input, the arrival of a signal on which provides for setting the unit to the lower binary de reg register, and a second control input, the signal on which provides the conversion of the inverse decimal code located in the lower decimal place of the de-register private, in direct code. -. The divider register 3 contains (n + 1) a decimal bit designed to store the decimal digits of the eight-fold divider and to receive, by dividing into two other multiples of it, the division into two, the information bits of the corresponding decimal the actual bits of the adder 1, the information bits of the inputs, the first control input and the control input record. As a register 3 divider, an information converter from a decimal number system to a binary one can be used. The storage register 4 contains (n + 1) a decimal place for storing an eightfold divider. It has information bit outputs connected to the information bit inputs of the register 3. divider. : The control block 5 has the first and second outputs 6 and 7 connected respectively to the control subtracting and adding the sum of the adder 1, the paraphase input of the sign 8 connected to the paraphase output of the sign of the adder 1, the third output 9 connected to the first control input regis ; tra 2 private, fourth output 10, connected to the input. shift of register 2 private, fifth output 11, connected to the first control input of register 3, sixth output 12, coi. connected to the control input of the register 3 and to the shift input of the adder 1, the seventh output 13 is connected to the second control input of the private register. The control unit includes a generator of 14 pulses, a three-bit binary counter 15 having a counting input connected to the output of the generator 14 pulses, a setup input, an output O and an output 4, the first to seventh elements AND 16-22, the first inputs of these elements being connected to. the output of the pulse generator 14, the second input of the first element I is connected to the output O of the counter 15, the second input of the second element I is connected to the input of the negative sign of the control unit 5, the second inputs of the third and sixth elements And are connected to the input of the positive sign of the block 5 control, the second input of the fifth element I is connected to the output 4 of the counter 15, the outputs of the second, third, fourth fifth, sixth and seventh elements are connected respectively to the outputs 6, 11, 12, 9 and 13 of the control unit, the first and second elements 23 and 24, the inputs of which are connected respectively to the outputs 4 and O of the counter 15, the output of the first element is NOT connected to the third inputs of the second and third elements AND, and to the second input of the fourth element And, the output of the second element is NOT connected to the third input of the sixth element And pey, second and third ale The tapes are 2 3 delays, the first element of the rear: trigger 28, the output of which is connected to the second inlet of the seventh And element, the first input to the output of the first And element, and the second input through the third delay element is connected to the third input of the seventh And 22 element, with output 4 and from the installation input ohm counter 15 .. Device (FIG. 1) processes the decimal information presented in code 8-4-2-1. The division in the device is done in n cycles. Each cycle consists of five cycles. At the first four cycles of the cycle, the corresponding binary value of the binary-decimal image of the current decimal digit is determined. In the fifth cycle, the partial balance is multiplied by 10 due to its shift by four binary bits to the left. The division is performed without restoring the residues. Consider the operation of this scheme on the example of the division of fractional decimal numbers. In the initial state in adder 1 (decimal bits 2- (n + 1) is divisible, in registers 3 and 4 the divider code is placed eight times, the first decimal digit of the adder and register 2 are set to zero. During the first cycle The highest decimal bit of the quotient. On the first cycle of the first cycle, control unit 5 generates signals at its outputs 6 and 11. The signal from output b goes to the subtraction control input of adder 1 and provides the subtraction of the eightfold divider from the dividend code. enters paraff Control unit sign input. The output signal from the control unit 11 is fed to the first control input of the register 3 of the divider, ensuring the division of its contents into two. The NIN generates a signal at output 10 that shifts the contents of register 2 by one bit to the left. This completes the execution of the first clock cycle. The second, third, and fourth cycles of the first cycle are performed as follows. If the sign of the result of the previous cycle in adder 1 is positive, then control unit 5 generates a signal at its outputs 6 and 9. Signal B performs subtraction of the contents of register 3 from the contents of adder 1. Signal 9 goes to the first control input of register 2 private, providing setting the unit to its least significant bit. If the “Result of the previous clock in adder 1 is negative, control block 5 generates a signal at output 7, which adds the contents of register 3 to the contents of adder 1. Proposition -vychitani enters the paraphase input 8 of the control unit. Simultaneously with the operation of the addition-subtraction in the adder 1, the signals at the outputs 10 and 11 of the control unit are formed. C:; the output from output 11 provides for dividing the contents of Registry 3 into two; the signal from output 10 controls the shift of the contents of register 2 quotient to the left by one two-bit.

П тый такт первого цикла выполн етс  следующим образом.The fifth cycle of the first cycle is performed as follows.

Если на предьодущем такте цикла в сумматоре 1 получают положительный знак операции, то блок управлени  вырабатывает сигнал на выходе 9, по которому в младшем двоичном разр де регистра 2 устанавливаетс  единица . Одновременно блок управлени  формирует сигнал на выходе 12, поступающий на управл ющий вход записи регистра 3 делител  и на управл ющий вход сдвига сумматора 1 и обеспечивающий передачу в регистр 3 содержимого регистра 4 хранени , а также сдви на четыре разр да влево содержимого сумматора 1.If the positive sign of the operation is received at the pre-loop cycle in adder 1, the control unit generates a signal at output 9, which is set to 1 in the low-order bit of register 2. At the same time, the control unit generates a signal at the output 12, which arrives at the control input of the register 3 of the divider and at the shift input of the adder 1 and transfers the contents of the register 4 to the register 3, as well as shifts by four bits to the left of the adder 1.

На этом выполнение первого цикла окончено. Второй и все последующие циклы выполн ютс  в зависимости от знака результата операции сложени вычитани  четвертого такта предыдущего цикла.This completes the first cycle. The second and all subsequent cycles are performed depending on the sign of the result of the addition operation of subtracting the fourth cycle of the previous cycle.

Если результат сложени -вычитани  четвертого такта предыдущего цикла в сумматоре 1 положителен, то данный цикл выполн етс  аналогично первому циклу..If the result of the addition and subtraction of the fourth cycle of the previous cycle in adder 1 is positive, then this cycle is performed similarly to the first cycle.

Если же результат сложени -вычитани  четвертого такта предыдущего цикла окажетс  отрицательным, то данный цикл выполн етс  следующим образом ..If the result of the addition and subtraction of the fourth cycle of the previous cycle turns out to be negative, then this cycle is performed as follows.

Все.сигнёшы блока 5 управлени  на всех п ти,тактах вырабатывдютс  аналогично первому циклу. Кроме того на п том такте данного цикла на выходе 13 блока управлени  формируетс  управл ющий сигнал, поступающий на второй управл ющий вход регистра 2 частного, по которому выполн етс  добавление кода 1010 в младший дес тичный разр д частного. Дес тичный перенос, возникающий при этом, блокируетс .All the signals of the control unit 5 on all five cycles are generated similarly to the first cycle. In addition, on the fifth cycle of this cycle, at the output 13 of the control unit, a control signal is generated that arrives at the second control input of the private register 2, which is used to add code 1010 to the lower decimal place of the private bit. The decimal transfer resulting from this is blocked.

Деление считаетс  законченным по завершении п-ого цикла.The division is considered complete at the end of the 5th cycle.

Аналогичным образом выполн етс  деление дробных дес тичных чисел.The division of fractional decimal numbers is done in a similar way.

Сигналы блока управлени , обеспечивающие выполнение операции делейи  двоично-дес тичных чисел, формируютс  следующим образом.The signals of the control unit, which provide the execution of the operation of decimal and binary decimal numbers, are formed as follows.

В исходном состо нии счетчик 15 и триггер 28 устанавливаютс  в нуль. Поэтому первому такту первого цикла соответствует потенциал на выходе О счетчика 15, низкий уровень на выход элемента НЕ 24 и высокий - на выходе элемента НЕ 23. Сигнал с генератора 14 импульсов через элементы И 1В и 1 поступает на выходы 7 и 11 блока управлени . Кроме того, сигнал с выхода элемента И 19проходит через элемент 26 задержки на выход 10 блока управлени .In the initial state, the counter 15 and the trigger 28 are set to zero. Therefore, the first cycle of the first cycle corresponds to the potential at the output O of the counter 15, the low level at the output of the element 24 and the high at the output of the element 23. The signal from the generator of 14 pulses through the elements 1B and 1 goes to the outputs 7 and 11 of the control unit. In addition, the signal from the output of the element And 19 passes through the element 26 of the delay to the output 10 of the control unit.

Одновременно сигнал генератора 14 импульсов поступает па счетный вход счетчика 15 блока утгравлени  и обеспечивает к началу следующего такта утановку в нем кода 001. На этом выполнение первого такта заканчиваетс At the same time, the signal of the pulse generator 14 arrives at the counting input of the counter 15 of the tanning unit and, by the beginning of the next clock, sets the code 001 in it. At this, the execution of the first clock ends

Управл ющие сигналы на втором, третьем и четвертом тактах первого цикла формируютс  следующим образом.The control signals in the second, third, and fourth cycles of the first cycle are formed as follows.

Если знак результата предыдущего такта в сумматоре 1 положителен, то по очередному сигналу генератора 14 импульсоч срабатывают элементы И 18 и 21, сигналы с выходов которых поступают соответственно на выходы б и 9 блока управлени . «If the sign of the result of the previous clock in the adder 1 is positive, then, according to the next signal of the generator 14 impulse, elements 18 and 21 are triggered, the signals from the outputs of which arrive at the outputs b and 9 of the control unit, respectively. "

Если знак резу льтата-предыдущего такта в сумматоре 1 отрицателен, .то по очередному сигналу генератора 14 импульсов открываетс  элемент И 17 блока управлени , сигнал с выхода которого поступает на выход 7 блока управлени .If the sign of the result of the previous clock cycle in the adder 1 is negative, then, at the next signal of the pulse generator 14, the control unit element 17 opens, the signal from the output of which arrives at the output 7 of the control unit.

. /Одновременно сигнал генератора 14 импульсов проходит через элемент И 19 на выход 11 и через задержку 26 на выход 10 блока управлени . Кроме того, сигнал генератора 14 обеспечивает прибавление единицы к, содержимому счетчика 15.. / At the same time, the signal from the generator of 14 pulses passes through the element 19 at the output 11 and through the delay 26 at the output 10 of the control unit. In addition, the signal generator 14 provides the addition of one to the contents of the counter 15.

К началу п того такта содержимое счетчика 15 становитс  равным100. Поэтому на выходе 4 счетчика 15 сформирует,с  сигнал, поступающий через элемент НЕ 23 и запрещающий работу на п том такте данного цикла элементов И 17-19. По сигналу Генератора 14 импульсов открываетс  элемент И 20 и,.в случае положительного знак результата предыдущего такта в сумматоре 1, пришедшего на парафазный вхо знака блока управлени , открываетс  элемент И 21, .Сигналы с выходов элементов И 20 и 21 поступают соответственно на выходы 12 к 9 блока 5 управлени . Кроме того, сигнал с выхода 4 счетчика 15 поступает на установочный вход счетчика, сбрасыва  ег содержимое, по приходу сигнала генератора импульсов 14 в нуль. Однрвременно сигнал с выхода 4 счетчика 15jпройд  через элемент 27 задержки, сбрасывает триггер 28 в нуль.At the beginning of the fifth cycle, the contents of counter 15 become equal to 100. Therefore, the output 4 of the counter 15 will generate, with a signal arriving through the element NOT 23 and prohibiting work on the fifth cycle of this cycle of elements And 17-19. The signal of the pulse generator 14 opens the element 20 and, in the case of a positive sign of the result of the previous clock cycle in the adder 1, which came to the paraphase input of the control unit, opens the element 21, the signals from the outputs of the elements 20 and 21 arrive respectively at the outputs 12 to 9 control unit 5. In addition, the signal from the output 4 of the counter 15 is fed to the installation input of the counter, resetting its contents, upon the arrival of the signal of the pulse generator 14 to zero. Simultaneously, the signal from the output 4 of the counter 15j pass through the delay element 27, resets the trigger 28 to zero.

На этом выполнение первого цикла окончено.This completes the first cycle.

Claims (2)

Второй и все последующие циклы выполн ютс  в зависимости от знака .результата, операции сложени -вычитани  четвертого такта предыдущего цикла , который запоминаетс  в триггере ,28 блока управлени . На первом такте следующего цикла, которому соответствует нулевое состо ние счетчика 15 (потенциал на выходе О счетчика) по сигналу генератора 14 импульсов, открываетс  первый элемент И 16, обеспечив, в случае отрицательного знака результата сложени -вычитани  четвертого такта предыдущего цикла, запоминание знака в триггере 28. В случае положительного знака триггер 28 остаетс  в нуле. Если знак, хран щийс:  в триггере 28, положителен, то все сигналы блока управлени  формируютс  аналогично первому циклу. Если же в триггере 28 хранитс  отрицательный знак, то кроме сигналов , вырабатываемых блоком управлени  на первом цикле, ка п том такте данного цикла по сигналу генератора 14 импульсов откроетс  элемент И 22, сигнал с выхода которого поступает на выход 13 блока управлени . Аналогичным образом в данном устройстйе может быть выполнено деление целых дес тичных чисел. В этом случае „перед началом делени  необходимо выравн ть пор дки делимого и делител  и предварительно определить число зн чащих цифр частного. Эффективность изобретени  заключа етс  в сокращении затрат оборудовани  устройства делени  за счет умень шени  разр дности дес тичного сумматора , регистра делител  и регистра хранени . Формула изобретени  Устройство дл  делени  п-разр дны дес тичных чисел, содержащее суммато регистр частного, регистр делител , регистр хранени  и блок управлени , причем блок управлени  содержит шины положительного и отрицательного знака парафазного входа ,г.ервый, второй, третий, четвертый, п тый шестой и седьмой выходы, генератор импульсов, счетчик, первый, второй, третий, чет вертый, п тый, шестой и седьмой элементы И, первый элемент НЕ, первый, второй и третий элементы задержки и триггер, причем информационный вход сумматора соединен с информационным выходом регистра делител , информаци онный вход которого соединен с инфор мационным выходом регистра хранени , первый выход блока управлени  соединен с первым управл ющим входом сумматора , второй управл ющий вход кото рого соединен со вторым выходом блока управлени , парафазный выход знака сумматора соединен с парафазным входом блока управлени , третий выход которого соединен с первым управ л ющим входом регистра частного, вто рой управл5пощий вход которого соединен с четвертым выходом блока управл НИИ, п тый выход которого соединен с первым управл ющим входом регистра делител , второй управл ющий вход которого соединен с шестым выходом блока управлени , седьмой выход которого соединен с третьим управл ющим входом регистра частного, причем ыход генератора импульсов соединен о входом счетчика и первым входом ервого элемента И, второй вход коорого соединен с первым выходом счетика , первый вход второго элемента И соединен с первыми входами третьего , четвертого, п того и шестого элеентов И и с выходом генератора импульсов , выход которого соединен с первым входом седьмого элемента И, вход первого элемента НЕ соединен со вторым выходом счетчика,, а выход со вторым входом четвертого элемента И, выход первого элемента задержки соединен с третьим входом первого элемента И, а вход первого элемента задержки - с шиной отрицательного знака входа блока управлени  и вторым входом второго элемента И,, выход которого соединен со вторым выходом блока управлени , вход второго элемента задержки соединен с. выходом четвертого элемента И и с п тым выходом блока управлени , выход третьего элемента задержки соединен с первым входом триггера, пр мой выход которого соединен со вторым входом седьмого элемента И, выход которого соединен с седьмым выходом блока управлени , второй вход триггера соединен с выходом первого элемента И, вторые входы третьего и шестого элементов И соединены с шиной положительного знака входа блока управлени , а выходы третьего , п того и шестого элементов И соединены Соответственно с первым, шестым и третьим выходами устройства управлени , выход второго элемента задержки соединен с четвертым выходом блока управлени , отличающеес  тем, что, с целью упрощени  устройства, в блок управлени  дополнительно введен второй элемент НЕ, причем в блоке управлени  выход первого элемента НЕ соединен с третьими входами второго и третьего элементов И, второй вход п того элемента И подключен ко входу третьего элемента задержки, установочному входу, второму выходу счетчика, и входу первого элемента НЕ, вход второго элемента НЕ соединен с первым выходом счетчика, а выход - с третьим входом шестого элемента И, третий вход седьмого элемента И соединен со вторым выходом счетчика, а шестой выход блока управлени  соединен с управл юидам входом сдвига сумматора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 233296, кл, G 06 F 7/38, 1967. The second and all subsequent cycles are performed depending on the sign of the result, the operation of addition and subtraction of the fourth cycle of the previous cycle, which is stored in the trigger 28 of the control unit. At the first cycle of the next cycle, which corresponds to the zero state of counter 15 (potential at the output O of the counter) by the signal of the pulse generator 14, the first element AND 16 opens, ensuring, in case of a negative sign of the result of the addition and subtraction of the fourth cycle of the previous cycle, memorizing the sign in trigger 28. In the case of a positive sign, trigger 28 remains at zero. If the sign stored: in the trigger 28 is positive, then all the signals of the control unit are formed similarly to the first cycle. If the trigger 28 contains a negative sign, then in addition to the signals generated by the control unit in the first cycle, an element 22 opens at the output of the control unit signal at the fifth cycle of the cycle. Similarly, in this device the division of decimal integers can be performed. In this case, “before the start of division, it is necessary to equalize the orders of the dividend and the divisor and to preliminarily determine the number of significant private figures. The effectiveness of the invention is to reduce the cost of equipment of the dividing device by reducing the size of the tenth adder, the register of the divider and the register of storage. Apparatus of the Invention A device for dividing a p-bit of decimal numbers, containing a sum private register, a divider register, a storage register and a control unit, the control unit containing buses of a positive and negative sign of a paraphase input, first, second, third, fourth the sixth sixth and seventh outputs, the pulse generator, the counter, the first, second, third, fourth, fifth, sixth and seventh elements AND, the first element NOT, the first, second and third delay elements and the trigger, and the information input of the adder is connected to the information output of the register divider, whose information input is connected to the information output of the storage register, the first output of the control unit is connected to the first control input of the adder, the second control input of which is connected to the second output of the control unit, the paraphase output of the adder sign is connected to the paraphase input control unit, the third output of which is connected to the first control input of the register of the private, the second control input of which is connected to the fourth output of the control unit of the SRI, the fifth output which is connected to the first control input of the register of the divider, the second control input of which is connected to the sixth output of the control unit, the seventh output of which is connected to the third control input of the private register, with the output of the pulse generator connected to the counter input and the first input of the first And element, the second the input of the coordinate is connected to the first output of the counter, the first input of the second element I is connected to the first inputs of the third, fourth, fifth and sixth elements I and to the output of the pulse generator, the output of which is connected with the first input of the seventh element And, the input of the first element is NOT connected to the second output of the counter, and the output to the second input of the fourth element And, the output of the first delay element connected to the third input of the first element And, and the input of the first delay element to the bus of the negative sign of the input the control unit and the second input of the second element I ,, whose output is connected to the second output of the control unit, the input of the second delay element connected to. the output of the fourth element And with the fifth output of the control unit, the output of the third delay element is connected to the first trigger input, the direct output of which is connected to the second input of the seventh And element, the output of which is connected to the seventh output of the control unit, the second input of the trigger is connected to the output of the first And, the second inputs of the third and sixth elements And are connected to the bus positive sign of the input of the control unit, and the outputs of the third, fifth and sixth elements And are connected respectively to the first, sixth and third outputs control device, the output of the second delay element is connected to the fourth output of the control unit, characterized in that, in order to simplify the device, the second element NOT is additionally introduced into the control unit, and the output element of the first element is NOT connected to the third inputs of the second and third elements in the control unit , the second input of the fifth element I is connected to the input of the third delay element, the installation input, the second output of the counter, and the input of the first element NOT, the input of the second element is NOT connected to the first output of the counter, but Exit - the third input of the sixth AND gate, the third input of the seventh AND gate connected to the second counter output and the sixth output of the control unit is connected to a control input of the adder yuidam shift. Sources of information taken into account in the examination 1. USSR author's certificate number 233296, class, G 06 F 7/38, 1967. 2.Авторское свидетельство СССР по за вке № 2357476/18-24, кл. G 06 F 7/39, 1978 (прототип).2. USSR author's certificate for application number 2357476 / 18-24, cl. G 06 F 7/39, 1978 (prototype).