SU803014A1 - Redundancy storage - Google Patents

Description

(54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЩЕЕ УСТРОЙСТВО(54) RESERVED RECORDER DEVICE

Изобретение относитс  к области вычислительной техники. Известно ЗУ с самоконтролем , содержащее два рабочих и один резерв ный блок пам ти (в который заноситс  сумма по модулю два информации с одинаковыми с1дресс1ми на рабочих блоков пам ти), коммутаторы и блоки контрол  l. Недостатками этого устройства  вл ютс  наличие большего количества нерезервированного оборудрвани  (что снижает надежность устройства) и недостаточно быстродействие (информаци  из блоков пам ти на выход устро ства проходит через большое количество , регистров и схем И и ИЛИ). Наиболее близким по технической сущности к изобретению  влйетс  резервированное ЗУ ,С41содержащее регистр адреса, рабочие и резервный блоки пам ти, коммутаторы, сумматор регистр числа и дополнительный регистр . При парировании неисправност параллельно с записью числа из первого (второго) рабочего блока на регистр числа записываетс  сумма чисел из второго (первого) и резерв ного блоков на дополнительный регис Однако данное устройство обладает недостаточным быстродействием, поскольку информаци  на выход устройства поступает после промежуточного хранени  на регистре числа или дополнительном регистре. Это сужает область применени  устройства. Кроме того, устройство содержит сравнительно большое количество нерезервированного оборудовани  (регистр числа, дополнительный регистр), что снижает надежность устройства. Целью изобретени   вл етс  повышенлсе быстродействи  и надежности. Поставленна  цель достигаетс  тем, то в резервированное ЗУ,содержащее регистр адреса,выходы которого соединены со входс1ми двух рабочих и резервного блоков пам ти,первый и второй коммутаторы, входы которых подключены к соответствующим выходам рабочих .блоков пам ти, а управл ющие входы к управл ющему выходу регистра адреса , сумматор, первые входы которого подключены к выходам второго коммутатора , а вторые входы - к выходам резервного блока пам ти, блок контрол , вход и выход которого подключены соответственно к первым входам иThis invention relates to the field of computing. A self-monitoring storage device is known that contains two workers and one redundant memory block (in which modulo two information is entered with the same information on the working memory blocks), switches and control units l. The disadvantages of this device are the presence of a larger amount of unreserved equipment (which reduces the reliability of the device) and insufficient speed (information from memory blocks to the output of the device passes through a large number of registers and AND and OR circuits). The closest in technical essence to the invention is the reserved memory, C41 containing the address register, working and backup memory blocks, switches, an adder number register and an additional register. When parrying a fault in parallel with recording the number from the first (second) working block, the sum of the numbers from the second (first) and backup blocks to the additional registration is written to the number register. However, this device has insufficient speed because the information on the output of the device comes after intermediate storage on the register numbers or extra case. This limits the scope of application of the device. In addition, the device contains a relatively large amount of unreserved equipment (number register, additional register), which reduces the reliability of the device. The aim of the invention is to improve speed and reliability. The goal is achieved by a backup memory containing the address register, the outputs of which are connected to the inputs of two working and backup memory blocks, the first and second switches, the inputs of which are connected to the corresponding outputs of the working memory blocks, and the control inputs the output output of the address register, the adder, the first inputs of which are connected to the outputs of the second switch, and the second inputs - to the outputs of the backup memory block, the control unit, the input and output of which are connected respectively to the first inputs and

управл ющему входу третьего коммутатора , генератор-. тактовых импульсов, введены элементы И, первые входы которых подключены к выходам третьего коммутатора, вторые входы - к выходу генератора тактовых импульсов, авыход  вл етс  выходом устройства.Выходы первого коммутатора подключены к входам блока контрол , а выход сумматора -ко вторым входам третьего коммутатора.the control input of the third switch, generator-. clock pulses, input elements And, the first inputs of which are connected to the outputs of the third switch, the second inputs - to the output of the clock generator, output output is the output of the device.

На чертеже приведена структурна  схема резервированного ЗУ.The drawing shows a block diagram of the backup memory.

Оно содержит регистр адреса 1,оди из разр дов 2 которого служит дл  занесени  признака обращени  к первому 3 или второму 4 рабочему блоку пам ти, резервный блок пам ти -5,в который занесена сумма по модулю два информации, с одинаковыми адресами из рабочих блоков пам ти 3 и 4,первый б и второй 7 коммутаторы, блок контрол  8, сумматор 9, генератор тактовых импульсов 10, третий коммутато 11 и элементы И 12 (по числу разр дов слова).It contains the address register 1, one of the bits 2 of which serves to enter a sign of access to the first 3 or second 4 working memory block, the backup memory block -5, which contains the sum of two information modulo, with the same addresses from the working blocks memory 3 and 4, the first b and second 7 switches, the control unit 8, the adder 9, the clock pulse generator 10, the third switchboard 11 and the elements 12 (according to the number of word bits).

ЗУ работает следующим образом. Адрес  чейки, к которой необходим обратитьс , записываетс  в регистр 1 в один из разр дов 2 которого заноситс  признак обращени  к первому 3 или второму 4 рабочему блоку пам ти. Если обращение производитс  к блоку 4, то считанна  с него информаци  через коммутатор б поступает на входы блока контрол  8 и коммутатора 11 Одновременно на сумматор 9 поступает информаци , считанна  по тому же адресу с блока 5 и через коммутатор 7 с блока 3. Сумма по модулю два информации , считанной с блоков 3 и 5, поступает на входы коммутатора 11. Если блоком контрол  8 не зарегистри .ровано искажений информации, поступающей с выхода коммутатора б, то блок контрол  вырабатывает сигнал, разрешающий прохождение этой информации через Коммутатор 11. Если результат контрол  отрицательный,то через коммутатор 11 на входы элементов И 12 поступает информаци  с выхода сумматора 9. На элементах И 12 по тактовым импульсам происходит выделение достоверной информации (поскольку на входы коммутатора 11 поступает информаци  по различным трактам, то на выходе коммутатора 11 некоторое врем  может находитьс  искаженна  информаци ). При этом должно соблюдат-ьс  условиеThe memory works as follows. The address of the cell to which it needs to be addressed is recorded in register 1 in one of bits 2 of which the indication of access to the first 3 or second 4 working memory block is entered. If the call is made to block 4, then the information read from it through switch b is fed to the inputs of control unit 8 and switch 11. At the same time, the adder 9 receives information read at the same address from block 5 and through switch 7 from block 3. The sum is two information, read from blocks 3 and 5, is fed to the inputs of switch 11. If control unit 8 does not register distortions of information coming from switch b, then the control unit generates a signal allowing this information to pass through the switch 11. If the control result is negative, then through the switch 11, the inputs of the And 12 elements receive information from the output of the adder 9. At the I 12 elements, clock signals are extracted by the clock pulses (since the inputs of the switch 11 receive information along various paths, then the switch 11 some time may be corrupted information). At the same time must comply with the condition

а al + 2-а2 + гпах(аЗ,а4)and al + 2-a2 + gpah (AZ, A4)

где а - врем  от начала обращени  к устройству до переднего фронта тактового импульса; а-f - задержка блоков пам ти; а 2 - задержка коммутатора (прин та одинаковой дл  всех трех коммутаторов); а 3 - задержка блока контрол ; а4 - задержка сумматора. Если обращение производитс  к блоку 3, то считанна  из него информаци  через коммутатор б поступает на входы блока контрол  8 и коммутатора 11. Одновременно на сумматор 9 поступает информаци , считанна  по тому же адресу из блока 5 и через коммутатор 7 из блока 4. Затем устройство работает анешогично.where a is the time from the beginning of the call to the device to the leading edge of the clock pulse; a-f is the delay of the memory blocks; and 2 is the switch delay (assumed the same for all three switches); and 3 - delay control unit; A4 - adder delay. If a call is made to block 3, then the information read from it through the switch b enters the inputs of the control unit 8 and the switch 11. At the same time, the adder 9 receives the information read at the same address from block 5 and through the switch 7 from block 4. Then the device works aneshogic.

Исключение из устройства регистров промежуточного хранени  информации повышает быстродействие и надежность предлагаемого устройства.The exclusion from the device of registers of intermediate storage of information increases the speed and reliability of the proposed device.

Claims (2)

1.Авторское свидетельство СССР1. USSR author's certificate 555443, кл. G 11 С 29/00, 27.10.75 555443, class G 11 C 29/00, 10/27/75 2.Авторское свидетельство по за вке № 2517900/18-24,2.Certificate of Certificate No. 2517900 / 18-24, кл. G 11 С 29/00, 20.02.78 (прототипcl. G 11 C 29/00, 02/20/78 (prototype