SU766015A1 - Устройство дл распределени уровней - Google Patents

Description

Изобретение относитс  к импульсной технике и может быть использовано в дискретной автоматике.

Известно устройство, содержащее 5 счетчик, коммутатор, несколько дешифраторов , входы которых соединены с выходами счетчика l . Недостаток устройства - недостаточна  помехоустойчивость .10

Известно также устройство-распределитель уровней, содержащий счетчик, выходы которого соединены с соответствующими входами первого и второго дешифраторов, выход последнего раз- 5 р да счетчика соединен с тактовым входом счетного триггера, выходы которого соединены с входами стробировани  дешифраторов 2 .

Недостаток устройства - недоста- 20 точна  помехоустойчивость.

Цель изобретени  - повышение помехоустойчивости устройства.

Это достигаетс  тем, что в устройство , содержащее регистр, выходы ко- 25 торого соединены с соответствующими входами первого и второго дешифраторов , введены первый, второй и третий RS-триггеры, элемент И, два инвертора , входы S первого и второго НЭ-триг д

геров соединены с входами управлени  устройства, тактовые входы первого и второго RS-триггеров соединены с выходами последних разр дов соответственно первого и второго дешифраторов , выходы первого и второго RSтриггеров соединены соответственно с S- и R-входами третьего RS-триггера, пр мой и инверсный выходы которого соединены соответственно с первым входом и вторым входом элемента И и через инверторы - со входами стробировани  соответственно первого и второго дешифраторов, выход элемента И соединен со входом установки в начальное состо ние регистра.

На фиг. 1 представлена принципиальна  схема устройства; на фиг.2 импульсна  диаграмма работы устройства .

Устройство содержит регистр 1, выходы которого соединены с соответствующими входами первого 2 и второго 3 дешифраторов, первый 4, второй 5, третий 6 RS-триггеры, выходы триггеров 4 и 5 соединены соответственно со входами R и S триггера 6, пр мой выход которого соединен с первым входом элемента И 7 и через инвертор В

со входом 9 стробировани  дешифратора 2, инверсный выход триггера 6 соединен со BTOpbnv входом элембита И 7 и через инвертор 10 со входом 11 . стробировани  дешифратора 3, выход элемента И 7 соединен со входом 12 установки О регистра 1, S-входы триггеров 4 и 5 соединены со входами управлени  13 и 14 соответственно, тактовые входы с соответствузощими выходами последних разр дов дешифратора .

Устройство работает следующим образом .

При изменении состо ни  регистра мен етс  код, вырабатываемый дешиф1раторами в зависимости от наличи  сигнала логической 1 на выходе 9 или 11 включаетс  тот или иной дешифратор . Если управл  ющий сигнал на входе 14 по вл етс  во врем  работы распределител  по сигналу, поступившему на вход 13, то коммутирующий триггер 5 устанавливаетс  в состо ние единица, но триггер 6 сохран ет свое прежнее состо ние до конца цикла работы по первому управл ющему сигналу и по окончании этого цикла измен ет свое состо ние. При этом на вход 11 поступает разрешающий сигнал и начинаетс  генераци  кода вторым дешифратором. По окончании этого цикла сигналом с выхода последнего разр да второго дешифратора триггер 5 устанавливаетс  в начальное следующее состо ние.

При совпадении по времени входных управл ющих импульсов срабатывает одна определенна  группа каналов (в зависимости от быстродействи  соответствующих триггеров: триггер 4 триггер 6, триггер 5 - триггер 6), а друга  ждет, так как соответствующий ей сигнал управлени  запоминаетс  триггером 4 (5). При отсутствии или редком по влении управл ющих входных сигналов распределитель удерживаетс  по шине 12 в исходном состо нии единичным потенциашом от элемента И 7 .

Технико-экономический эффект от использовани  изобретени  заключаетс  в следующем.

Предлагаемый распределитель отличаетс  повышенной помехоустойчивость при управл емой коммутации его выходов . Это достигнуто благодар  введению в распределитель новых элементов обеслечиваклцих устойчивую его работу

независимо от перекрыти  по времени входных управл пощих сигналов. Приоритет по ко1Ф1утации той или другой каналов распределител  имеет тот управл ющий сигнал, который поступает по времени первым. Одновременна  работа двух групп выходов схемой исключена. Коммутаци  выходов распределител  выполн етс  в пор дке очередности без взаимного отрицательного вли ни  в соответствии с пор дком поступлени  коммутирующих входных импульсов.

Распределитель особенно эффективно используетс  в асинхронно-синхронной системе передачи данных дл  сн ти  информации с буферной пам ти,когда одновременное поступление синхронных и асинхронных управл кицих сигналов должно быть исключено. Устройство обеспечивает это с высокой степенью достоверности, что подтверждаетс  результатами испытаний.

Claims (2)

1.Авторское свдцательство СССР 362477, кл. Н 03 К 17/62, 1971.

2.Букреев и др. Микроэлектронные схемы цифровых устройств, М., 1975, с. 269.