764131 второго элементов И, выход первого элемента И подсоединен к синхронному информационному-входу основного триггера, выход второго элемента И к одному из входов элемента ИЛИ, . второй вход которого подсоединен к единичному выходу основного триггера , а выход - ко вторым входам первого и второго элементов И следующег разр да, причем выход элемента ИЛИ Последнего разр да подключен ко вторым входам первого и второго элементов И первого разр да через общий элемент ИЛИ, введен триггер начальной установки, нулевой выход которого соединен со вторым входом общего элемента ИЛИ, синхронный информационнЫй вход - с шиной логической асинхронные входы установки основных Триггеров всех разр дов.и триггера начальной установки соединены с шиной сигнала установки. На чертеже представлена структурна cxjsMa многоканального коммутатора с переменным циклом опроса.. Многоканальный коммутатор с пере менным циклом опроса содержит п разр дный регистр 1, каждый разр д 2 которого сострит из основного триггера 3, управл ющего триггера 4 элементов И 5, б, первые BtSxe f ifcot рых соединены соответственно ничным и нулевым выходами триггера выход элемента И 5 соединен С синх зЭнным информационным ёходом 7 триг гера 3, а выход элемента И 6 - с входом элемента ИЛИ 8, второй вход которого подключен к единичному выходу триггера 3. Выход элемента 8 ;. соединен со вторыми входами элементов И 5 и б следующего разр да, причем выход элемента 8 последнего п-го разр да соединен со вторыми Входами элемёнтов И 5 и б первого разр да через элемент ИЛИ 9, второй вход которого подключен к нулев0141у выходу триггера ДО начальной устанб кй. Триггер 10 однотипен .с триггера ми 3 каждого разр да, на его синхрЪ ный информационный вход посто нно п редаетс логическа а асинхронный вход 11 устанозвки в 6 со с аналогичными входа:Ми±Щр геров 3 всех разр дов и шиной 12 си нала установки. Ко входам 13 и 14 .управл ющих триггеров 4 подключены ходы схемы управлени этими триггерами , не представленной на-чё$ тШё; Поскольку в данном устройстве в ка .честве основных триггеров и рй1 гёра йа1чальной установкниСПойь ййё триггеры потенциально-и шульсного типа, то осуществл етс однотактна система синхронизации тактовыми импульсами , поступающими по шине 15. Йыходами разр дов коммутатора вл йтЬ ёдйнйчные выходы триггеров 3. Устройство работает следующим образ ом ---..-.-..-. Пусть нуждс1ютс в опросе все п каналов коммутатора, т.е. все триг ,геры 4 в состо нии . После включени устройства и прихода сигнала установки (от схемы управлени , от кнопки или любого другого устройства) все основные триггеры 3 разр дов устанавливаютс в О, что соответствует запрету опроса всех разр дов KdMMyl:aToi a. Триггер 10 начальной установки также устанавливаетс в 0 . Уровень логической с нулевого выхода триггера 10 через элемент ИЛИ 9 и элемент И 5 первого разр да, на второй вход которого с триггера 4 поступает разрииающий уровень , подаетс на вход 7 триггера 3 первого разр да. Элементы И 6 всех разр дов заперты уровнем логического О с нулевых выходов триггеров 4, поэтому на входы 7 триггеров 3 всех остальных разр дов поступает уровень окончани длительности начального сигнала все триггеры 3 и триггер 10 удерживаетс в состо нии О, коммутатор находитс в исходном.состо нии . По окончании сигнала со всех триггеров 3 и триггера 10 снимаетс сигнал установки, и по фронту первого же тактового импульса триггер 10 и триггер 3 первого разр да устанавливаютс в состо ние , а в триггеры 3 всех остальных разр дов заноситс О, что соответствует сое- тЪ нию опроса первого канала. Уровень логического О с нуп.ев,рго выхода Триггера 10 разрешает теперь прохождение через элемейт ИЛИ 9 выходного сигнала элемента ИЛИ 8 последнего разр да, т.е, уровень через элемент ИЛИ 3 и элемент или 5 поступает на вход 7 триггера 3 первого разр да. Уровень с выхода триггера 3 первого разр да через элемент ИЛИ 8 первого разр да и элемент И 5 второго разр да поступает на вйЬд 7 триггера 3 второго разр да. На входах 7 всех остальных триггеров 3 сохран етс уровень О. По приходу второго тактбвЬго импульса в 1 устанавливаетс только триггер 3 второго разр да, что соответствует состо нию опроса второго канала. Осуществл етс подготовка к установке в триггера третьего разр да и т.д. Пусть Запрещен опрос одного или нескольких каналов, например второго и третьего. Триггеры 4 этих разр дов устанавливаютс в состо ние О По приходу сигнала, как и в предыдущем случае, триггеры 3 и триггер 10 устанавливаютс в исходное состо ние , подготавлива установление по первому тактовому и «1ульсу триггера 3 первого разр да в . Выходные уровни триггеров 4 второго и третьего разр дов запрещают прохождение сигналов с выхода элемента ИЛИ 8 первого разр да на входы 7 триггеров 3 этих разр дов, поддержива на них посто нный уровень логического О , и раэрешают прохождение сигналов черезэлементы И 6 и ИЛИ 8 запрещенных разр дов и элемент И 5 четвертого разр да на вход 7 триггера 3 четвертого разр да. После прихода второго тактового кютульса764131 of the second element AND, the output of the first element AND is connected to the synchronous information-input of the main trigger, the output of the second element AND to one of the inputs of the element OR,. the second input of which is connected to the single output of the main trigger, and the output to the second inputs of the first and second elements AND the next bit, and the output of the OR element of the last bit is connected to the second inputs of the first and second elements of the first discharge through the common element OR, the initial setup trigger, the zero output of which is connected to the second input of the common element OR, the synchronous information input - with the logic bus asynchronous inputs of the installation of the main Triggers of all bits and the initial setup trigger novki connected to the bus signal installation. The drawing shows a cxjsMa multi-channel switch with a variable polling cycle. The multi-channel polling switch with a variable polling cycle contains a n-bit register 1, each bit 2 of which echoes from the main trigger 3, the control trigger 4 elements 5, B, the first BtSxe f ifcot are connected to respectively output and zero outputs of the trigger, the output of the element And 5 is connected with the sync informational information 7 trigger 3, and the output of the element 6 is connected to the input of the element OR 8, the second input of which is connected to the single output trigger 3. The output element 8;. connected to the second inputs of the elements And 5 and b of the next bit, and the output of the element 8 of the last n-th bit is connected to the second Inputs of the elements And 5 and b of the first bit through the element OR 9, the second input of which is connected to zero 0141 of the trigger output BEFORE the initial set Trigger 10 is of the same type with trigger 3 of each bit, its synchronous information input is constantly transmitted to the logical asynchronous input 11 of 6 s with similar inputs: Mi ± Shchr 3 of all bits and bus 12 of the installation. The inputs of 13 and 14 of control triggers 4 are connected to the moves of the control circuit of these triggers, which are not represented by a single circuit; Since in this device, as the main triggers and drivers of the device are installed, they are of potential and shul type, the one-time synchronization system is implemented by clock pulses coming on the bus 15. The switch outputs of the switch have been received and there were only 93 trigger outputs. in the following way ---..-.-..-. Let the need to poll all n channels of the switch, i.e. all trig, hera 4 state. After the device is turned on and the installation signal arrives (from the control circuit, from a button or any other device), all the main triggers of the 3 bits are set to O, which corresponds to the prohibition of polling all KdMMyl bits: aToi a. Trigger trigger 10 is also set to 0. The logic level from the zero output of the trigger 10 through the element OR 9 and the element AND 5 of the first bit, the second input of which from the trigger 4 receives a razriting level, is fed to the input 7 of the trigger 3 of the first bit. Elements AND 6 of all bits are locked by a logic level O from the zero outputs of the flip-flops 4, therefore, to the inputs 7 flip-flops 3 of the other bits, the level of the initial signal duration all the flip-flops 3 and the flip-flop 10 is kept in the O state, the switch is in the initial. nii. At the end of the signal from all flip-flops 3 and flip-flop 10, the setup signal is removed, and on the front of the first clock pulse, trigger 10 and flip-flop 3 of the first bit are set to the state, and to the triggers 3 all other bits are set to O the first channel survey. The level of logic O with Nup.ev, rgo output of Trigger 10 now permits the passage through the element OR 9 of the output signal of the element OR 8 of the last bit, i.e., the level through the element OR 3 and the element or 5 is fed to the input 7 of the trigger 3 of the first bit . The level from the output of the trigger 3 of the first bit through the element OR 8 of the first bit and the element And 5 of the second bit enters the whole 7 trigger 3 of the second bit. At the inputs 7 of all the remaining triggers 3, the level O is maintained. Upon the arrival of the second clock pulse, only the trigger 3 of the second bit is set to 1, which corresponds to the polling state of the second channel. Preparations are being made for installation in a third bit trigger, and so on. Let it is forbidden to poll one or several channels, for example, the second and third. The triggers 4 of these bits are set to state O On arrival of the signal, as in the previous case, triggers 3 and trigger 10 are reset, preparing the setting for the first clock and 1 pulse of the first 3 bits in. The output levels of triggers 4 of the second and third bits prohibit the passage of signals from the output of the element OR 8 of the first bit to the inputs 7 of the triggers of these 3 bits, maintaining a constant level of logic O on them, and permit the passage of signals through the AND 6 and OR 8 prohibited bits Dov and element AND 5 of the fourth bit on the input 7 of the trigger 3 of the fourth bit. After the arrival of the second clock kutulsa
логическа logical
переноситс с выхода триггера 3 первого разр да в триггер 3 четвертого разр да, во все остальные триггеры 3 заноситс логический О, т.е. коммутатор из состо ни опроса первого канала переходит сразу в состо ние четвертого канала, пропуска состо ни опроса второго и третьего каналов.transferred from the output of trigger 3 of the first bit to trigger 3 of the fourth bit, logical O is entered into all other triggers 3, i.e. the switch from the polling state of the first channel immediately enters the state of the fourth channel, skipping the polling state of the second and third channels.