Claims (2)
Цель достигаетс тем, что в цифровое устройство дл задержки импульсов, содержащее счетчик импульсов, регистр пам ти, выходы которого подключены к первым вхо20 дам группы элементов И, первый элемент И, первый вход которого подключен к выходу генератора импульсов эталонной частоты, а второй - к пр мому выходу первого триггера , вход установки в «1 которого соединен с входной шиной, дополнительно введены элемент ИЛИ, четыре элемента И, два триггера , элемент задержки и группа элементов ИЛИ, первые входы которых подключены к шинам подачи кода задержки импульсов, вторые - к выходам группы элементов И, вторые входы которых подсоединены к выходу п того элемента И и входу установки в «1 третьего триггера, а выходы - к установочным входам счетчика импульсов, выходами подключенного через элемент ИЛИ к первому входу второго элемента И, второй вход которого соединен с выходом первого элемента И и управл ющим входом третьего элемента И, входами подключенного к выходам счетчика импульсов, а выходом - к первым входам четвертого и п того элементов И и через элемент задержки к счетному входу второго триггера, пр мой выход которого подключен к второму входу четвертого элемента И, а инверсный выход - к второму входу п того элемента И, причем выход четвертого элемента И подсоединен к входам установки в «О первого и третьего триггера. На чертеже показана функциональна схема предлагаемого цифрового устройства дл задержки импульсов. Устройство содержит счетчик импульсов 1, регистр пам ти 2, генератор импульсов 3 эталонной частоты, триггеры 4-б, группу элементов И переноса 7, элементы И 8-12, группу элементов ИЛИ 13, элемент ИЛИ 14, элемент задержки 15., клеммы 16 подачи сигналов кода длительности импульсов, клеммы 17 подачи сигналов кода задержки импульсов, клемму 18 подачи входных сигналов, выходную клемму 19. Устройство функционирует следующим образом. В исходном состо нии счетчик 1 и триггеры обнулены. Перед подачей входного импульса, подлежащего задержке и формированию , на клеммы 16 и 17 подаютс сигналы, характеризующие соответственно коды длительности и задержки импульсов. При этом сигналы, подаваемые на клеммы 16, запоминаютс в регистре пам ти 2, а сигналы , подаваемые на клеммы 17, проход т через элементы ИЛИ группы 13 на разр дные входы счетчика 1, где и запоминаютс . Счетчик 1 работат в режиме «Вычитание. При подаче на клемму 18 входного сигнала, подлежащего задержке и формированию, триггер 4 переводитс в состо ние «1, что приводит к отпиранию элемента И 9 дл сигналов с выхода генератора импульсов 3 эталонной частоты. При этом сигналы с выхода генератора 3 через открытые элементы И 9 и 12 начинают подаватьс на вход счетчика 1 и считывают записанную в нем информацию, характеризующую необходимое врем задержки входного импульса . При достижении нулевой информации в счетчике 1 на выходе элемента ИЛИ 14 вырабатываетс низкий уровень и элемент И 12 запираетс , а на выходе элемента И 8 вырабатываетс высокий уровень напр жени , который через открытый элемент И 11 проходит на входьз группы элементов И 7 и на вход триггера 6, перевод его в состо ние «1, в результате чего на его выходе (на клемме 9) вырабатываетс передний фронт выходного импульса. В данном случае врем задержки импульса определ етс следующим выражением: TSAA Af МА Тэг , где А/здА - код, характеризующий необходимую задержку входного сигнала; Ту - период импульсов эталонной частоты . подаваемых на вход счетчика 1 с выхода генератора 3. Одновременно сигнал с выхода элемента И 8 через элемент задержки 15 проходит на счетный вход триггера 5, перевод его в состо ние «1. В результате подачи сигнала на входы элементов И группы 7 информаци о коде длительности импульса переноситс из регистра 2 через элементы ИЛИ группы 13 в счетчик импульсов, где запоминаетс . В результате перевода триггера 5 в состо ние «1 отпираетс элемент И 10 и запираетс элемент И 11, а в результате записи информации о длительности импульса в счетчике импульсов на выходе элемента ИЛИ 14 по вл етс сигнал и элемент И 12 отпираетс дл сигналов эталонной частоты. При этом осуществл етс считывание записанной в счетчике 1 информации до момента достижени нулевой информации. В результате на выходе элемента И 8 вырабатываетс и.мпульсный сигнал, который через открытый элемент И 10 проходит на входы триггеров 4 и 6, перевод их в нулевое состо ние, и через врем , определ емое элементом задержки 15, проходит на счетный вход триггера 5, перевод его также в нулевое состо ние. В результате этого на выходе триггера 6 (на клемме 19) формируетс задний фронт выходного импульса. В данном случае длительность выходного импульса определ етс следующим выражением: АДИТ - f Де , - код, характеризующий необходимую длительность выходного импульса. Нар ду с формированием заднего фронта выходного импульса при выработке сигнала на выходе элемента И 8 запираютс элементы И 9, 10 и отпираетс элемент И 11 и все устройство в целом приходит в исходное состо ние. Насто щее устройство обеспечивает повышение точности и обладает более широкими функциональными возможност ми по срав ению с известными устройствами. Повышение точности обусловлено тем, что в нем вырабатываетс выходной сигнал в момент списывани последнего импульса в счетчике импульсов. Расширение функциональных возможностей обусловлено тем, что в предлагаемом устройстве, нар ду с реализацией операции задержки, реализуетс операци формировани по длительности задержанных сигналов с диапазоном изменени , равным диапазону изменени времени задержки, так как максимальные значени кодов «д и ддит равны. Формула изобретени Цифровое устройство дл задержки импульсов , содержащее счетчик импульсов, регистр пам ти, выходы которого подключены к первым входам группы элементов И, первый элемент И, первый вход которого подключен к выходу генератора импульсов эталонной частоты, а второй - к пр мому выходу первого триггера, вход установки в «1 которого соединен с входной шиной отличающеес тем, что, с целью повышени точности и расширени функциональных возможностей за счет обеспечени формировани по длительности задержанных сигналов с диапазоном изменени , равным диапазону изменени времени задержки, в него введены элемент ИЛИ, четыре элемента И, два триггера, элемент задержки и группа элементов ИЛИ, первые входы которых подключены к шинам подачи кода задержки импульсов, вторые - к выходам группы элементов И, вторые входы которых подсоединены к выходу п того элемента И и входу установки в «1 третьего триггера, а выходы - к установочным входам счетчика импульсов, выходами подключенного через элемент ИЛИ к первому входу второго элемента И, второй вход которого соединен с выходом первого элемента И и управл ющим входом третьего элемента И, входами подключенного к выходам счетчика импульсов , а выходом - к первым входам четвертого и п того элементов И и через элемент задержки к счетному входу второго триггера, пр мой выход которого подключен к второму входу четвертого элемента И, а инверсный выход - к второму входу п того элемента И, причем выход четвертого элемента И подсоединен с входам установки в «О первого и третьего триггеров. Источники информации, прин тые во внимание при экспертизе 1.Патент Франции № 2145356, кл. Н 03 К, 1974. The goal is achieved by the fact that a digital device for delaying pulses contains a pulse counter, a memory register whose outputs are connected to the first inputs of a group of elements And, the first element And whose first input is connected to the output of a reference frequency generator, and the second to To the direct output of the first trigger, the installation input in “1 of which is connected to the input bus, the element OR, four elements AND, two triggers, the delay element and the group of elements OR, the first inputs of which are connected to the buses of the code 3 pulse holders, the second - to the outputs of a group of elements And, the second inputs of which are connected to the output of the fifth element AND and the installation input in "1 third trigger, and the outputs - to the installation inputs of the pulse counter, the outputs connected through the element OR to the first input of the second element AND whose second input is connected to the output of the first element I and the control input of the third element I, the inputs connected to the outputs of the pulse counter, and the output to the first inputs of the fourth and fifth elements I and through the delay element to the counting input the second trigger, the direct output of which is connected to the second input of the fourth And element, and the inverse output to the second input of the fifth And element, and the output of the fourth And element is connected to the inputs of the installation in “About the first and third trigger. The drawing shows the functional diagram of the proposed digital device for pulse delay. The device contains a pulse counter 1, a memory register 2, a pulse generator 3 of the reference frequency, triggers 4-b, a group of elements AND of transfer 7, elements AND 8-12, a group of elements OR 13, element OR 14, delay element 15., terminals 16 signals of the pulse duration code, terminals 17 of the signals of the pulse delay code, terminal 18 of the input signals, output terminal 19. The device operates as follows. In the initial state, counter 1 and triggers are reset. Before the input pulse, which is subject to delay and formation, is applied, the signals characterizing the duration and delay codes, respectively, are applied to terminals 16 and 17. In this case, the signals supplied to the terminals 16 are stored in the memory register 2, and the signals supplied to the terminals 17 are passed through the OR elements of the group 13 to the discharge inputs of the counter 1, where they are stored. Counter 1 operates in the “Subtraction” mode. When an input signal is applied to the terminal 18, which is subject to delay and formation, the trigger 4 is switched to the state "1", which leads to unlocking the element 9 for the signals from the output of the pulse generator 3 of the reference frequency. In this case, the signals from the output of the generator 3 through the open elements And 9 and 12 begin to be fed to the input of the counter 1 and read the information recorded therein, which characterizes the required delay time of the input pulse. When zero information is reached, counter 1 at the output of the element OR 14 produces a low level and element 12 closes and output of the element 8 produces a high voltage that passes through the open element 11 to the input of the group of elements 7 and the trigger input 6, putting it into the "1" state, with the result that at its output (at terminal 9) the leading edge of the output pulse is generated. In this case, the pulse delay time is defined by the following expression: TSAA Af MA Tag, where A / ZDA is the code that characterizes the required delay of the input signal; Tu - the period of the pulses of the reference frequency. supplied to the input of the counter 1 from the output of the generator 3. At the same time, the signal from the output of the element And 8 through the delay element 15 passes to the counting input of the trigger 5, translating it into the state "1. As a result of the signal being fed to the inputs of the AND elements of group 7, information on the pulse width code is transferred from register 2 through the elements of OR group 13 to the pulse counter, where it is stored. As a result of switching the trigger 5 to the state "1", the element AND 10 is unlocked and the element 11 is locked, and as a result of recording information about the pulse duration in the pulse counter at the output of the element OR 14, a signal appears and element 12 is unlocked for the signals of the reference frequency. In this case, the information recorded in the counter 1 is read until the zero information is reached. As a result, at the output of the element And 8, an impulse signal is generated, which passes through the open element And 10 to the inputs of the flip-flops 4 and 6, transferring them to the zero state, and through the time determined by the delay element 15, passes to the counting input of the trigger 5 its translation is also in the zero state. As a result, at the output of trigger 6 (at terminal 19), the trailing edge of the output pulse is formed. In this case, the duration of the output pulse is defined by the following expression: ADIT - f De, is a code characterizing the required duration of the output pulse. Along with the formation of the trailing edge of the output pulse, when generating a signal at the output of the element And 8, the elements of And 9, 10 are locked and the element And 11 is unlocked and the whole device comes back to its original state. The present device provides improved accuracy and possesses wider functionality in comparison with known devices. The increase in accuracy is due to the fact that it produces an output signal at the time of the last pulse being written off in the pulse counter. Expansion of functionality is due to the fact that in the proposed device, along with the implementation of the delay operation, the formation operation is carried out on the duration of the delayed signals with a change range equal to the change range of the delay time, since the maximum values of the codes "d and ddit are equal. A digital device for delaying pulses containing a pulse counter, a memory register whose outputs are connected to the first inputs of a group of elements I, the first element I whose first input is connected to the output of a reference frequency generator, and the second to the forward output of the first trigger The installation input in "1" is connected to the input bus, characterized in that, in order to increase accuracy and enhance functionality by ensuring the formation of delayed signals from a range of One of the changes, equal to the range of change of the delay time, an OR element, four AND elements, two triggers, a delay element and a group of OR elements, the first inputs of which are connected to the pulse delay code supply buses, the second - to the outputs of the group of AND elements, the second inputs which are connected to the output of the first element I and the installation input to “1 of the third trigger, and the outputs to the installation inputs of the pulse counter, the outputs connected via the OR element to the first input of the second element AND, the second input of which is connected to the output The first element I and the control input of the third element I, the inputs connected to the outputs of the pulse counter, and the output to the first inputs of the fourth and fifth elements I and through the delay element to the counting input of the second trigger, the direct output of which is connected to the second input of the fourth element And, and the inverse output - to the second input of the fifth element And, and the output of the fourth element And is connected to the inputs of the installation in “On the first and third triggers. Sources of information taken into account in the examination 1.Patent of France No. 2145356, cl. H 03 K, 1974.
2.Ходоров Т. Я. Цифровые управл ющие машины. Л., «Машиностроение, 1964, с 219222 (прототип).2. Khodorov T. Ya. Digital control machines. L., “Mechanical Engineering, 1964, from 219222 (prototype).