SU467351A1 - Firmware Control - Google Patents

Description

такте, считываетс  из блока пам ти в предыдущем такте. Поэтому к началу каждого такта подготовлены сигналы, определ ющие его длительность. Так, если в тактах не гребует:с9 выполнить «т желые режимы работы дл  некоторых блоков, то ни один из выходов дещифраторов 5 полей 4, подключенных к блоку управлени  6 длительностью микропрограммного такта, не будет возбужден и оп разрещит прохождение сигнала с выхода ko линии задержки 7. При этом занесение в адресный регистр 1, чтение по этому адресу микрокоманды из блока пам ти 2 в регистр 3 с последующей выработкой соответствующих управл ющих сигналов (микроопераций) будет происходить через врем , равиое длительности обычного такта (фиг. 2). Если считанна  микрокоманда содержит микрооперации , задающие выполнение «т желых режимов работы, т. е. когда будет возбужден хоть один из выходов /1, In дешифраторов 5 полей 4, блок управлени  6 длительностью микропрограммного такта разрешит прохождение сигнала с соответствующего из выходов ki, kn линии задержки 7. Поэтому длительность такта увеличитс  и будет определ тьс  временем задержки (ti, Тр) той же секции задержки 7, выход которой иодключеи через блок управлени  6 длительностью микропрограммного такта к входу схемы «НЕ 8, т. е. длительность такта станет равной или . При по влении сразу нескольких запросов на «длинный такт блок управлени  6 длительностью микропрограммного такта определит их приоритет и будет выработан такт, равный по длительности циклу более «медленного из запускаемых блоков.is read from the memory block in the previous cycle. Therefore, at the beginning of each measure, signals were prepared that determine its duration. So, if it does not row in cycles: c9 perform "heavy operating modes for some blocks, then none of the outputs of the decryptors 5 fields 4 connected to the control unit 6 with the duration of the microprogram beat will be excited and will prevent the output from the ko line output delays 7. At the same time, the entry into the address register 1, the reading of this microcommand from memory 2 into register 3 at this address, followed by the generation of appropriate control signals (microoperations) will occur after the normal duration of the clock cycle (Fig 2). If the read micro-command contains micro-operations that specify the execution of "heavy operating modes, i.e., when at least one of the outputs / 1 is excited, In the decoders 5 fields 4, the control unit 6 with the duration of the microprogram cycle will allow the signal to pass from the corresponding output ki, kn delay line 7. Therefore, the duration of the cycle will increase and will be determined by the delay time (ti, Tr) of the same delay section 7, the output of which the switches through the control unit 6, the duration of the microprogram cycle to the input of the circuit "NOT 8, i.e. Be tact will become equal or. If several requests appear at once for a “long clock”, the control unit 6 with the duration of the firmware clock will determine their priority and a clock will be generated equal to the duration of the slower cycle of the starting blocks.

После окончани  «длинного такта при отсутствии повторных запросов на него, блок Зправлени  6 переключитс  на обычный такт Го.After the end of the " long clock " in the absence of repeated requests for it, the Control Unit 6 will switch to the normal Go cycle.

Дл  нормальной выработки тактовых сигналов это переключение производитс  в момеит времени, когда на- всех выходах линии задержки присутствуют одинаковые уровни (на фиг. 2 - пер), например, сигналом с выходаFor the normal generation of clock signals, this switching is performed in momeit time when all the outputs of the delay line have the same levels (in Fig. 2 - lane), for example, a signal from the output

kn линии задержки 7.kn delay lines 7.

Предмет изобретени Subject invention

Микропрограммное устройство управлени , содержащее блок пам ти микропрограмм, подключенный к адресному регистру и регистру микрокоманды, дешифраторы, соединенные с регистром микрокоманды, линию задержки и логические схемы, отличающеес  тем, что, с целью расширени  функциональных возможностей, оно содержит блок управлени  длительностью микропрограммного такта, входы которого соединены с соответствующими выходами дешифраторов и линий задержки , а выход блока подключен к синхронизирЗющему входу адресиого регистра и через схему «НЕ - к входу линий задер кки.A microprogram control device containing a microprogram memory unit connected to an address register and a micro-command register, decoders connected to the micro-command register, a delay line and logic circuits, characterized in that, in order to expand its functionality, it contains a microprogram tact control block, the inputs of which are connected to the corresponding outputs of the decoders and delay lines, and the output of the block is connected to the sync input of the address register and through the "NOT - input lines DELAY TCG.

i,i,

11:eleven:

11eleven