SU705522A1 - Shift register - Google Patents

Description

(54) РЕГИСТР СДВИГА(54) SHIFT REGISTER

1one

Изобретение относитс  к области построени  структур цифровой вычислительной техники и дискретной автоматики на потенциальных логических элементах.The invention relates to the field of building digital computer structures and discrete automation on potential logic elements.

Известен регистр сдвига 1, построенный на элементах И-ИЛИ-НЕ.Known shift register 1, built on the elements AND-OR-NOT.

Наиболее близким из известных по технической сущности  вл етс  регистр сдвига 2, содержащий в каждом разр де RSтриггер , причем управл ющие в:соды RSтриггеров всех разр дов соединены с щиной синхроимпульсов.The closest known from the technical essence is the shift register 2, which contains in each bit RStrigger, and the controllers in: soda RStriggers of all bits are connected to a length of sync pulses.

Недостатки таких регистров сдвига заключаютс  в использовании большого количества логических элементов И-ИЛИ-НЕ (четыре логических элемента в каждом |эазр де ) и больщой потребл емой мощности.The disadvantages of such shift registers are the use of a large number of AND-OR-NOT logical gates (four logic gates in each | aa) and large power consumption.

Целью изобретени   вл етс  упрощение регистра сдвига (уменьшение количества логических элементов) и снижение потребл емой мощности. Это достигаетс  тем, что в регистр сдвига дл  каждого нечетного и четного разр дов введен двоично-троичный триггер , выходы которого подключены к соответствующим входам RS-триггеров нечетного и четного разр дов, первые входы двоично-троичного триггера соединены с шиной синхроимпульсов, вторые входы двоичнотроичного триггера подключены к информационным шинам, третьи входы - к выходам RS-триггера нечетного разр да соо.тветственно , выходы RS-триггеров нечетных разр дов соединены с первыми входами RSтриггеров четных разр дов, а выходы RSтриггеров четных разр дов - с информационными шинами.The aim of the invention is to simplify the shift register (decrease the number of logic elements) and reduce power consumption. This is achieved by introducing into the shift register for each odd and even-numbered bits a binary ternary trigger whose outputs are connected to the corresponding inputs of the RS triggers of the odd and even digits, the first inputs of the binary ternary trigger are connected to the bus of clock pulses, the second inputs of the binary triple trigger the trigger is connected to the information bus, the third inputs are connected to the outputs of the RS trigger of odd discharge, respectively, the outputs of the RS trigger of odd bits are connected to the first inputs of the RS trigger of even bits, and the outputs RSt even points riggers - with information tires.

Сущность изобретени  по сн етс  чертежом , где приведена функциональна  схема регистра сдвига.The invention is illustrated in the drawing, which shows a functional diagram of the shift register.

Регистр сдвига содержит пары соседних разр дов 1 и 2, 3 и 4, шину сихроимпульсов 5, информационные .шины 6 и 7, кажДый нечетный разр д 1, 3..., содержит RSтриггер 8, каждый четный разр д 2, 4..., содержит RS-триггер 9, входы 10, 11 и 12 триггера 8, вьтходы 13 и 14 триггера 8, входы 15-23 и выходы 24, 25 триггера 9, двоично-троичный триггер 26 входы 27-The shift register contains pairs of adjacent bits 1 and 2, 3 and 4, a bus of 5 pulse pulses, information buses 6 and 7, each odd bit 1, 3 ..., contains RS trigger 8, each even bit 2, 4. ., contains RS-flip-flop 9, inputs 10, 11 and 12 of the flip-flop 8, inputs 13 and 14 of the flip-flop 8, inputs 15-23 and exits 24, 25 of the flip-flop 9, binary triple trigger 26 inputs 27-

38 триггера 26, выходы 39, 40, 41 триггера 26 информационнь1е входы 42, 43.38 trigger 26, outputs 39, 40, 41 trigger 26 information inputs 42, 43.

Claims (2)

Функционирование регистра сдвига происходит следующим образом. Пусть в начальный момент времени на выходах 14 и 25 триггеров 8 и 9 и на информационном входе 42 установлены сигмалы логического нул . При этом на выходах 39 и 40 триггера 26 устанавливаютс  сигналы логической единицы, а на выходе 41- сигнал логического нул . Изменение сигналов на информационных шинах 6 (42), 7 (43) допускаетс  только при сигнале логического нул  на входе 5 синхроимцульса. После по влени  сигнала логической единицы на входе 42 и логический единицы на входе 5 происходит переключение триггера 26, при этом сигнал логического нул  устанавливаетс  на первом выходе 39 триггера 26. Переключение сигнала на входе 5 в состо ние логического нул  вызовет переключение первого триггера 8, при этом на его выходе 14 устанавливаетс  сигнал логической единицы. После по влени  сигнала логического нул  на входе 42 и логической единицы на входе 5 происходит переключение триггера 26, при эт.ом сигнал логического нул  устанавливаетс  на выходе 40. Переключение сигнала 5 в состо ние логического нул  вызовет переключение первого и второго триггеров 8 и 9, при этом на выходе 14 устанавливаетс  сигнал логического нул , а на выходе 25 - логической единицы . В следующем такте происходит установке на выходе 14 сигнала логической единицы , а на выходе 24 - сигнала логического нул . Затем сигнал логической единицы на входе 5 вызывает переключение триггера 26 (на выходе 41 по вл етс  сигнал логического нул ). После чего сигнал логи-. ческого нул  на входе 5 вызывает переключение второго триггера 9 (на выходе 25 по вл етс  сигнал логической единицы) и т. д. Сигнал логического нул  на первом выходе 39 триггера 26 подготавливает переключение первого триггера 8 в состо ние Логической единицы и второго триггера 9 в состо ние логического нул , если первоначально он находилс  в состо нии логической единицы. Сигнал логиче.ского нул  на втором выходе 40 триггера 26 подготавливает переключение первого триггера 8 в состо ние логического нул  и второго триггера 9 в состо ние логической единицы, если первоначально он находилс  в состо нии логического нул . Сигнал логического нул  на третьем выходе 41 триггера 26 подготавливает переключение только второго триггера 9 четного разр да в состо ние соответствующее состо нию первого триггера 8 нечетного разр да если первоначально их состо ни  не совпадают, при этом первый триггер 8 не переключаетс . Сдвиг информации от одной пары соседних разр дов к друсой паре соседних разр дов происходит аналогично сдвигу информации в регистре прототипа. При этом сдвиг информации за один такгболее, чем на один разр д исключааетс , так как второй триггер 9 переключаетс  при сигнале логического нул  на синхровходе 5, а триггер 26 при сигнале логической единицы на синхровходе 5. Таким образом, предложение позвол ет на 12,5% уменьшить количество логических элементов И-ИЛИ НЕ в схеме регистра сдвига. Кроме того, как видно из описани  работы, Кажда  пара разр дов имеет три логических элемента И-ИЛИ-НЕ, наход щихс  в состо нии логического нул  и четыре логических элемента И-ИЛИ-НЕ, наход щихс  в состо нии логической единицы . А у прототипа половина (четыре) логических элементов находитс  в состо нии логического нул . Следовательно, выигрыш дл  каждой пары разр дов составл ет один логический элемент, наход щийс  в состо нии логического нул . Как известно, логические элементы ТТЛ в состо нии логического нул  потребл ют мощность примерно вдвое большую чем в состо нии логической единицы. Поэтому выигрыщ в снижении потребл емой мощности составит около 17%. Формула изобретени  Регистр сдвига, содержащий в каждом разр де RS-триггер, причем управл ющие входы RS-триггеров всех разр дов соединены с шиной синхроимпульсов, и информационные шины, отличающийс  тем, что, с целью упрощени  регистра и уменьшени  потребл емой им энергии за счет установки триггерЬв в единичное состо ние, в регистр сдвига дл  каждого нечетного и четного разр дов введен двоично-троичный триггер, выходы которого подключены к соответствующим входам RS-триггеров нечетного и четного разр дов, первые входы двоичнотроичного триггера соединены с шиной синхро-импульсов , вторые входы двоично-троичного триггера подключены к информационным шинам, третьи входы - к выходам RS-триггера нечетного разр да соответственно , выходы RS-триггеров. нечетных разр дов соединены с первыми входами RSтриггеров четных разр дов, а выходы RSтриггеров четных разр дов - с информационными шинами. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 432602, кл. G 11 С 19/00, 19.02.72. The operation of the shift register is as follows. Let at the initial moment of time at the outputs 14 and 25 of the flip-flops 8 and 9 and at the information input 42 the sigmala of logical zero be set. At the same time, at the outputs 39 and 40 of the trigger 26, the signals of the logical unit are set, and at the output 41, the signal of the logical zero. The change of signals on data buses 6 (42), 7 (43) is allowed only with a logical zero signal at the input 5 of the sync pulse. After the signal of a logical unit at input 42 and a logical unit at input 5, trigger 26 is switched, the logical zero signal is set at first output 39 of trigger 26. Switching the signal at input 5 to logical zero will cause the first trigger 8 to switch, this at its output 14 is set to a logical unit signal. After the appearance of the logic zero signal at input 42 and the logic unit at input 5, trigger 26 is switched, with this logic zero signal set at output 40. Switching signal 5 to the logic zero state will cause the first and second triggers 8 and 9 to switch, at the same time, a logic zero signal is set at output 14, and a logical unit at output 25. In the next cycle, the signal at the output 14 of the logical unit is set, and at the output 24 - the signal of the logical zero. Then, the signal of the logical unit at input 5 triggers the trigger 26 (at output 41, the logic zero signal appears). After which the signal logi-. a zero at input 5 triggers a second flip-flop 9 (output of a logic unit signal appears at output 25), etc. The logic zero signal at the first output 39 of flip-flop 26 prepares the switching of the first flip-flop 8 to the state of a logical one and the second flip-flop 9 a state of logical zero, if initially it was in a state of logical one. The logical zero signal at the second output 40 of the trigger 26 prepares the switching of the first trigger 8 to the state of logical zero and the second trigger 9 to the state of logical one, if it was initially in the state of logical zero. The logical zero signal at the third output 41 of the flip-flop 26 prepares only the switching of the second flip-flop 9 of even bit to the state corresponding to the state of the first flip-flop 8 of odd bit if their initial states do not coincide, while the first trigger 8 does not switch. Shifting information from one pair of adjacent bits to a Drusted pair of neighboring bits occurs in a manner similar to shifting information in the prototype register. In this case, information shift for one such more than one bit is excluded, since the second trigger 9 switches with a logical zero signal on synchromesh 5, and the trigger 26 when a logical unit signals on a synchronous input 5. Thus, the sentence allows for 12.5 % reduce the number of logical elements AND-OR NOT in the shift register circuit. In addition, as can be seen from the description of the work, each pair of bits has three AND-OR-NOT logical elements that are in a state of logical zero and four AND-OR-NOT logical elements that are in a state of logical one. And in the prototype, half (four) of the logic elements is in the state of logical zero. Therefore, the gain for each pair of bits is one logical element that is in a state of logical zero. As is well known, TTL logic elements in a state of logical zero consume approximately twice the power of a state of logical one. Therefore, the gains in reducing power consumption will be about 17%. Invention The shift register containing in each bit an RS-flip-flop, the control inputs of the RS-flip-flops of all bits are connected to the clock bus, and information buses, characterized in that, in order to simplify the register and reduce the energy consumed by it setting the trigger into one state, a binary-three-way trigger is entered into the shift register for each odd and even bit, the outputs of which are connected to the corresponding inputs of the odd-even-even RS-flip-flops, the first inputs of the binary one the trigger is connected to the sync pulse bus, the second inputs of the binary-three-way trigger are connected to the information buses, the third inputs are connected to the RS-odd-type flip-flop outputs, respectively, the RS-flip-flop outputs. the odd bits are connected to the first inputs of the RS triggers of the even bits, and the outputs of the RS triggers of the even bits are connected to the information buses. Sources of information taken into account during the examination 1. USSR author's certificate number 432602, cl. G 11 C 19/00, 19.02.72. 2.Букреев И. И. и др. Микроэлектронные схемы цифровых устройств. М, «Советское радио, 1976, с.. 90, с. 142 (прототип).2. Bukreev I. I. and others. Microelectronic circuits of digital devices. M, “Soviet Radio, 1976, p. 90, p. 142 (prototype). 0000