SU610174A1 - Логическое запоминающее устройство - Google Patents
Логическое запоминающее устройствоInfo
- Publication number
- SU610174A1 SU610174A1 SU762372588A SU2372588A SU610174A1 SU 610174 A1 SU610174 A1 SU 610174A1 SU 762372588 A SU762372588 A SU 762372588A SU 2372588 A SU2372588 A SU 2372588A SU 610174 A1 SU610174 A1 SU 610174A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- register
- bus
- polynomial
- code
- output
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Description
t
Изобретение относитс к запоминающтШ устройствам.
Известно логическое запоминающее устройство (ЗУ), содержащее блоки пам ти, каждый из которых хранит определенное.
число одноразр дных слов и включает в себ cxF.--.iy дешифрации адреса, регистр адреса, рбГистр слова, - управл ющие элементы И, ИЛИ и триггер анализа содержимого регистре слова l .,Q
Недостатком такого ЗУ вл етс низкое быстродействие при реализации операции кодировани и декодировани информации.
Из известных устройств Ешиболее близким техническим решением к изобретению вл етс$ 5 логическое ЗУ, содержащее постс- ниый накопитель, подключенный через дешифратор адреса к регистру ад)есг:1, вьгхопной регис:тр, счетные входы которого подключевь к вьн хоцам элемег5тов И, вх(), выходные и gO инфор шпионныо шины 21 .
К недостаткам этого устройства относ тс НС-возможность вьгполнеии операции декодировани и больша емкость посто нного накопител .-25
Целью изобретени вл етс расширение функциональных возможностей устройства за счет возможности вьтполнени операции декодировани и уменьшение емкости посто ного накопител .
Claims (2)
- Поставленна цель достигаетс тем, что предложенное устройство содержит дополнитег1ьные дешифратор и регистр, ключевой элемент, коммутатор приема-выдачи и элемент ИЛИ, входы которого подключены к одной из управл ющих шин и выходу коммутатора приема-выдачи, Вьхол элемента ИЛИ соединен со входом дешифратора адреса . Информационные входы коммутатора приема-выдачи подключены к соптветствующим входной и выходной . Входы допоггнительного регистра соединены с выходами посто нного накопител , а выходы подключены к информационньгм входам эломсэнтов И. Вход выходного регистра через ключевой элемент соединен с входной шиной ycTpoficTfa, Управл КЦше входы регистр-а адреса подключены к соответствующим вььходам дополнительного регистра. Вхопы дополнительного дешифратора соединены с выходами регистра адреса, а выходы - с соответсп ук.шими выходными шинами. Управл ющие входь дополнительных дешифратора и регистра, 9nev 8HTOB И, вьпсодного регистг а , коч мутатора приема-выдачи и ключе вого элемента соединены с соответствующими шинами. Кодирование, в циклическом коде и деко- пирование циклического кода осуществл ютс следующим образом. Циклический код позвол ет обнаружить и исправитЕз одну ошибку и -используетс с пе.гью повышени достоверности передаваемой и принимаемой информации. Цикличес кий код представл ет собой совокупность многочленов, дел щихс на некоторый многочлен р (х) степени к, который называетс порождающим , причем вьшолн етс равенство КСх X -j-i - бином степени, Tl, h, (х) - многочлен степени тп , который называетс про вер очны Циклический код полностью определ етс многочленами Р(Х) и h (X). Кодовую последовательность циклического-кода можно .представить в виде: fC) (Ох + (х). Коэффициенты многочлена Q ( Ч ) Х при К членах низшего пор д1са равны нулю, а при тп членах вьющего пор дка соответствуют Коэффициентам в информационной последовательности (1 (х), достоверность которой необходимо повысить. Многочлен ГСХ) степени к-1 назьгоаетс многочленом проверо нь-х символов Кодового многочлена. Таким образом , кодовый многочлен 1 (х) имеет степень Tt -1, а Число коэффициентов тг ТП+К. Дл того чтобы задать циклический.код, т.е. найти все 2 комбинаций, достаточ (но найти тп. основных комбинаций, которы аб(мзуют порождае-лую матрицу циклического кода, и указать пор док образовани остальны 2 - тп кодовых многочленов. Дл сист матического ци1спнческого кода порождающа матрица Р состоит кз единичной матрицы 1тп размерности тп-т и матрицы проверочных сим волов R размерности (-п-тп)тп. Таким образом . итп; Я и имеет размерность П тп . Матрица Р полностью задает циклический ко . Дл получени комбинаций циклического ксэда нркно умножить строки матрицы Р па коэффиниенты информационного Многочлена Q результаты произведений сложить. В результате получают комбинацию циклического кода. Но так как результат сложени произведений строк единичной матрицы 1тп коэффициенты многочлена Q ( ) дает этот же информационный многочлен а (Х), то достаточно брать лишь произведени матрицы R на Q (х), и результат сложени дает многочлен проверочных символов т (х). Таким образом, записав в посто нный накопитель устройства только матрицу проверочных символов R. порождающей матрицы Р вместо всех 2 комбинаций многочленов (Проверочных символов, можно уменьшить емкость накопител . При этом производитс считывание из посто нного накопител и сложение только тех строк порождающей матрицы, произведение которых на коэффициенты многочлена %{) равны нулю. Рассмотрим операцию декодировани циклического кода. Кажда кодова комбинаци циклического кода удовлетвор ет условию , гдер - последовательность коэффициентов кодового многочлена , ()i Н - транспортированна проверочна матрица циклического кода размерности ( Ti тп ) л Если это условие не вьшолн етс , то один из коэффициентов кодового многочлена содержит ошибку. Многочлен степени к-1, полученный в результате сложени произведений строк матрицы на коэффициенты кодового многочлена, назьтаетс локатором ошибки и соответствует одной из строк матрицы , Н . Локатор ошибки однозначно определ ет ошибку в кодовом многочлене . Прибавлением по модулю два вектора , ошибки к кодовому многочлену осуществл етс исправление ошибочного .символа. Таким образом, дл обнаружени и исправлени ошибки, в посто нный накопитель устройства записываютс транспонированна проверочна матрица Нциклического кода и матрица, вектор ОВ ошибок. При этом п рои а во-. дитс . считывание и сложение только тех строк- проэеЕоЧной матрицы, произведение KoTop.biX; на коэффициенты кодового многочлена не равно нулю. Вектор ошибки считываетс по адресу, соответствующему локатору ошибки. На фиг. 1 изображена схема логического ЗУ;на фиг. 2 представлено распределение области посто нного накопител . Логическое ЗУ содержит посто нный накопитель 1, дешифратор адреса 2,-регистр адреса 3, цополнительньгй регистр 4, элементы И 5, вьпсоаной регистр 6, ключевой элемент 7, коммутатор приема-вьтачи 8, элемент ИЛИ 9 и дополнительньгй дешифратор 10 . Выходы дешифратора 1О подключены к выходным шинам 11 и 12, на которые поступают сигналы обработанотп символов и обработано П символов соответственно. Управл ющий вход дешифратора 1О соединен с управл ющей шиной 13, служащей дл опроса дешифратора 10, входы которог подключены к выходам регистра адреса 3, Адресные шины 14 - 16. служат соответственно дл установки адреса 2 чейки накопител 1, дл увеличени адреса на единицу, Д1Я разрешени приема адресов чеек с О по (2 -1) в регистр 3 и уста новки части разр дов регистра 3 в состо ние О. Управл ющий вход регистра 4 соединен с управл ющей шиной 17, слу- жающей дл установки его в нулевое состо ние. Устройство содержит также управл ющие шины 18 дл разрешени перезаписи содержимого регистра 6 в регистр 4,шины 19 дл считывани ошибки, шины 20 дл сдвига содержимого регистра 8 влево, шин 21 дл выбора режима коммутатора 8, вь ходную шину 22, управл ющую шину 23 дл разрешени приема информации в регис 6 И входную шину 24. Входы элемента ИЛИ 9 подключены к шине 19 и выходу коммутатора 8, а выход ко входу дешифратора 2.Информационные входы коммутатора 8 подключены к шинам 22 и 24. Входы регистра 4 соединены с выходами накопител 1, а вькоды - с информационными входами элементов И 5. Вх регистра 6 через ключевой элемент 7 соединен с шиной 24. Управл ющие входы 25 регистра 3 соединены со старшими разр дами регистра 4. Управл ющие входы элементов И 5, коммутатора 8 и ключевого элемента 7 соединены соответственно с ши нами 18, 21: и 23. В чейках накопител 1 по адресам с нулевого по 2 -1 (фиг. - 2) записаны мно гочлены ошибок (область 1.1)./В Младших к разр дах чеек с адресами с 2 по (2 + п ) (область 1,2)-.записана транспонированна проверочна , матрица Н циклического кода. В старших к разр дах чеек с адресами с2 по (2 +т.) (область 1,3) записана матрица проверочнь символов R порождающей матрицы Р. Кодирование осуществл етс следующим образом. .В исходном состо нии коммутатор 8 находитс в положении выдача, ключевой элемент 7 закрыт, в регистре 3 адреса уСтановлен адрес чейки накопител 1, регистр 4 установлен в нулевое состо ние, а в регистре 6 записана информационна послецоветельность. На шину 20 подаетс импульс сдвига, содержимое регистра 6 сдвигаетс , влево на один разр д, и символ информационной последовательности поступает на шину 22 и одновременно через коммутатор 8 и элемент ИЛИ 9 на вход дешифратора 2. Бели символ единичный, то из накопител 1 считываетс один из многочленов проверочных символов порождающей матрицы, который составл ет к старших разр дов слова , и многочлен записываетс в регистр 4. jHa шину 13 подаетс сигнал, и провер етг условна выдачи m информационных симвоhoB из регистра 6, о чем свидетельствует сигнал на шине 11, Если вьтано меньше m символов, т.е. на шине 11 отсутствует сигнал, то содержимое регистра 3 увеличиваетс на единицу, с этой целью на шину 15 подаетс сигнал, и продолжаетс выдача информационных символов из регистра 6 и считывание многочленов проверочных символов из накопител 1, которые суммируютс по модулю два с содержимым регистра 4. Если выдано тп. символов , то на шине 11 по вл етс сигнал, т.е. из регистра 6 выдаетс информационна последовательность, а в регистре 4 запись ваетс многочлен проверочных символов кодовой последовательности. На шину 18 поступает сигнал, и многочлен проверочных символов перепиоьюаетс в регистр 6 из регистра 4. Проверочные символы заполн ют к старших разр дов регистра 6, причем содержимое младших разр дов не имеет значени . При дальнейшем поступлении импульсов сдвига на шину 2О проверочные символы поступают на шину 22. После каждого такта сдвига содержимого регистра 6 опрашиваетс дешифратор 1О. Дл этого на и1ину 13 подаетс сигнал, и провер ет.с условие BBI- дачи тг символов кодовой последовательности , о чем свидетельствует сигнал на шине 12. Если условие не выполн етс , то продолжаетс выдача проверочных символов , в противном случае кодирование заканчиваетс . Декодирование осуществл етс следующим образом. В исходном Состо нии коммутатор 3 находитс в положении прием, ключевой элемент 7 открыт, в регистре 3 находитс адрес 2 чейки накопител 1, регистр 4 установлен в нулевое состо ние, содержимое регистра 6 сдвинуто на один разр д влево дл освобождени младшего разр да. Символ кодоврй последовательности поступает на шину 24 и через ключевой элемент 7 записываетс в младший разр д регистра 6 и одновременно через коммутатор 8 и элемент ИЛИ 9 поступает на вход дешифратора 2. При этом если символ единичный, то один из многочленов проверочной матрицы считываетс из накопител 1 в младшие разр ды регистра 4, На шину 13 подаетс сигнал и провер етс условие приема тп символов кодовой последовательности в регистр 6, о чем свидетельствует сигнал на шине 11. Если прин ть тп символов, т.е. на шине 11 по вл етс сигнал, то ключевой элемент 7 закрываетс и прекращаетс поступленив импульсов сдвига на шину 2О, т.е. пре кращаетс прием коровой последовательности регистр 6, но продолжаетс считывание мног членов транспонированной проверочной матриц из накопител 1 и суммирование их по модулю два в регистре 4. В противном случав опраши ваетс дешифратор 10 сигналом, поступазошим по шине 13, и провер етс условие приема п символов кодовой последовательности , о чем свидетельствует сигнал на шине 12. Если прин то меньше, чем in cHNiBo.ioB, то содержимое регистра 3 увеличиваетс на единицу подачей сигнала на ишну 15 и продолжаетс прием кодовой последовательности. В противном случае на шину 16 поступает сигнал разрешени в регистр 3 содержимого к младших разр дов регистра 4. Регистр 4 устанавливаетс в нулевое состо ние подачей сигнала на шину 1 На шину 19 поступает сигнал разрешении, и Многочлен ошибки, имеющий тг) разр дов, считываетс из накопител в регистр 4. На шину 18 элементов И 5 подаетс сигнал, и много ,член ошибки суммируетс по модулю два с содержимым регистра 6, т.е. производитс исправление ошибки. Таким образом, в описанном устройс- ве расширены функциональные возможности за счет введени операции декодировани , а использование матричного способа представлени циклического кода позвол ет сократить емкость матрицы посто нного ЗУ Б 1 раз, где N K2 /K m4-7i)-i-TTTZ . Например, дл циклическо1о кода, имеющего п 15, получаем . Формула изобретени Логическое запоминающее устройство, содержащее посто нный накопитель, подключенный через дешифратор адреса к регистру адреса; выходной регистр, счетные входы которого .подключены к выходам элементов И, входные, выходные и информационные шины, отличающеес тем, что, с целью рас иирени функциональных возможностей устройства, оно содержит дополнительные дешифратор и регистр, ключевой элемент, коммутатор приема-выдачи и элемент ИЛИ, входы которого подключены к одной из управл ющих шин и выходу коммутатора приема-выдачи, а выход элемента ИЛИ соединен со входом дешифратора адреса; информационные входы коммутатора приема-выдачи подклкЗчены к соответствук шим входной и Выходной шинам} входы дополнительного регистра соединены с выходами посто нного накопител , а выходы подключены к информационным входам элементов И; вход выходного -регистра через ключевой элемент соединен с входной шиной устройства; управл ющие входы регистра адреса подключены к соответствующим вьь ходам дополнительного регистра; входы дополнительного дешифратора соединены-с выходами регистра адреса , а выходы - с соответствующими выходными шинами; управл ющие входы дополнительных дешифратора и регистра, элементов И, выходного регистра , коммутатора приема-выдйчи и ключевого элемента соединены с соответствующими управл ющими шинами. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР № 524224, М. кл. G-11 С 15/ОО, 1976.
- 2.Дроздов Б. А. и П тибратов А, П. Автоматическое преобразование и кодирование информации. М., Советское рапио, 1964, с. 501,// о/20 /Joffo160t7o1.31.2I
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762372588A SU610174A1 (ru) | 1976-06-14 | 1976-06-14 | Логическое запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU762372588A SU610174A1 (ru) | 1976-06-14 | 1976-06-14 | Логическое запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU610174A1 true SU610174A1 (ru) | 1978-06-05 |
Family
ID=20665654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU762372588A SU610174A1 (ru) | 1976-06-14 | 1976-06-14 | Логическое запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU610174A1 (ru) |
-
1976
- 1976-06-14 SU SU762372588A patent/SU610174A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5958558A (ja) | 並列周期的冗長チエツク回路 | |
SU610174A1 (ru) | Логическое запоминающее устройство | |
US3988580A (en) | Storage of information | |
RU176659U1 (ru) | Аналого-цифровой преобразователь | |
SU771720A1 (ru) | Логическое запоминающее устройство | |
SU1005059A1 (ru) | Мажоритарное декодирующее устройство | |
SU1185614A1 (ru) | Устройство дл декодировани пакетных ошибок | |
SU1432787A1 (ru) | Устройство дл исправлени ошибок | |
SU433637A1 (ru) | Устройство для декодирования циклических линейных кодов | |
SU1080132A1 (ru) | Устройство дл ввода информации | |
SU1269272A1 (ru) | Устройство дл декодировани двоичного линейного кода | |
SU559242A1 (ru) | Устройство дл определени медианы статической выборки | |
SU940160A1 (ru) | Устройство дл контрол и коррекции информации | |
SU1034040A1 (ru) | Устройство дл формировани цифровых последовательностей | |
SU1536445A1 (ru) | Запоминающее устройство с исправлением дефектов и ошибок | |
SU930666A2 (ru) | Устройство дл декодировани циклических линейных кодов | |
JPS592583Y2 (ja) | 巡回符号の符号化回路 | |
RU1810909C (ru) | Корректор ошибок | |
SU1144193A1 (ru) | Устройство дл кодировани и декодировани кода посто нного веса (его варианты) | |
SU1532958A1 (ru) | Устройство дл приема и обработки информации | |
SU610175A1 (ru) | Ассоциативное запоминающее устройство | |
SU794756A1 (ru) | Устройство дл исправлени пакетовОшибОК | |
SU1270897A1 (ru) | Преобразователь параллельного кода в последовательный | |
SU873436A1 (ru) | Устройство дл приема трехкратно повтор емых команд управлени | |
SU1536386A1 (ru) | Кодер |