SU552704A1 - Frequency divider with automatically variable division factor - Google Patents

Description

Изобретение относитс  к импульсной радиотехнике и автоматике и может быть использовано в управл ющих устройствах чертежнографических автоматов, в частности дл  разгона и торможени  шаговых двигателей.The invention relates to pulse radio engineering and automation and can be used in control devices of drawing machines, in particular, for acceleration and deceleration of stepper motors.

Известны управл емые делители частоты, у которых изменение коэффициента делени  задаетс  извне либо по заданной программе, либо специальным блокам.Controlled frequency dividers are known in which the change in the division factor is specified externally, either by a predetermined program or by special blocks.

Одно из известных устройств содержит счетчики , устройства дл  заниси обратного кода и логические элементы.One of the known devices contains counters, devices for lowering the reverse code and logic elements.

Однако в таком устройстве изменение коэффициента делени  задаетс  извне по заданной программе, что требует дополнительной разработки специальных устройств дл  задани  программ изменени  коэффициента делени .However, in such a device, the change in the division ratio is set externally according to a given program, which requires the additional development of special devices for setting programs to change the division ratio.

Другое из известных устройств более совершенно и содержит дешифратор, двоичный делитель частоты, первый вход которого подключен к входной шине, второй вход через блок заниси параллельного кода - к первому выходу реверсивного счетчика, а выход - к входу блока записи параллельного кода и к первым входам элементов И, выходы которых соединены с входами реверсивного счетчика.Another known device is more perfect and contains a decoder, a binary frequency divider, the first input of which is connected to the input bus, the second input through the parallel code block to the first output of the reversible counter, and the output to the input of the parallel code recording unit and to the first inputs of the elements And, the outputs of which are connected to the inputs of the reversible counter.

Однако такое устройство непригодно дл  схем управлени  шаговыми двигател ми при отработке последними количества шагов, не кратных удвоенному значению максимальногоHowever, such a device is unsuitable for stepper motor control circuits when the latter have worked out the number of steps that are not a multiple of twice the maximum value.

числа в реверсивном счетчике, например, в чсртежно-графических автоматах.numbers in a reversible counter, for example, in automatic graphic machines.

Цель изобретени  - расширение функциональных возмон ностей делител  частоты. Это достигаетс  тем, что в предлагаемый делитель частоты с автоматически измен ющимс  коэффициентом делени  введены блок сравнени , вычитающий счетчик и коммутатор , при этом первый вход вычитающего счетчика подключен к выходу двоичного делител  частоты, второй вход - к кодовой шине, а выход - к входу дешифратора и первому входу блока сравнени , второй вход которого соединен с .первым выходом реверсивного счетчика,The purpose of the invention is to expand the functional capabilities of the frequency divider. This is achieved by introducing a comparison unit, a subtracting counter and a switch into the proposed frequency divider with automatically changing division ratio, the first input of the counter reading counter is connected to the output of the binary frequency divider, the second input is connected to the code bus, and the output is to the decoder input and the first input of the comparison unit, the second input of which is connected to the first output of the reversible counter,

а выход - с первым входом коммутатора, второй вход которого подключен к выходу дешифратора , третий вход - к входной шине, а выходы - к вторым входам элементов И. На чертеже представлена структурна  электрическа  схема предлагаемого делител  частоты с автоматически измен ющимс  коэффициентом делени .and the output — with the first input of the switch, the second input of which is connected to the output of the decoder, the third input — to the input bus, and the outputs — to the second inputs of elements I. The drawing shows a structural electrical circuit of the proposed frequency divider with an automatically changing division factor.

Предлагаемое устройство содержит двоичный делитель частоты 1, блок 2 записи параллельного кода, реверсивный датчик 3, вычитающий счетчик 4, элементы И 5 и 6, блок 7 сравнени , дешифратор 8 и коммутатор 9, который содержит триггеры 10 и 11 и элементы И 12 и 13 (14-кодова  шина).The proposed device contains a binary frequency divider 1, a parallel code recording unit 2, a reversing sensor 3, a subtracting counter 4, elements 5 and 6, a comparison block 7, a decoder 8 and a switch 9 which contains triggers 10 and 11 and elements 12 and 13 (14-code bus).

Делитель частоты работает следующим образом .The frequency divider works as follows.

Импульсы внешнего генератора с частотой FB поступают на вход двончного делител  частоты 1. Импульс переполнени  с выхода двоичного делител  частоты 1 через блок 2 переписывает пр мой код из реверсивного счетчика 3 в двоичный делитель частоты 1, поступает на вход вычитающего счетчика 4 и через элемент И 5 поступает на суммирующий вход реверсивного счетчика 3. Частота /вых на выходе двоичного делител  частоты 1 возрастает монотонно по мере увеличени  кода в реверсивном счетчике 3 и устанавливаетс  максимальной при максимальном значении кода в реверсивном счетчике 3.The pulses of the external oscillator with frequency FB are fed to the input of the double frequency splitter 1. The overflow pulse from the output of binary frequency splitter 1 through block 2 rewrites the direct code from reversing counter 3 to binary frequency divider 1, enters the input of detracting counter 4 and through element 5 arrives at the summing input of the reversible counter 3. The frequency / output at the output of the binary frequency divider 1 increases monotonously as the code in the reversing counter 3 increases and is set to the maximum at the maximum value of and a down counter 3.

Если значение кода в вычитающем счетчике 4 больше удвоенного значени  максимального кода реверсивного счетчика 3, то импульс переполнени  с выхода реверсивного счетчикаIf the value of the code in subtractive counter 4 is greater than twice the maximum code of the reversible counter 3, then the overflow pulse from the output of the reversible counter

3после установлени  максимального кода в нем устанавливает триггер 11 в единичное состо ние и снимает тем самым разрешающий потенциал с нулевого выхода триггера 11 на вход элемента И 5, запреща  прохождение импульсов на суммирующий вход реверсивного счетчика 3. С этого момента установивша с  максимальна  частота импульсов с выхода двоичного делител  частоты I сохран етс  до тех пор, пока код в вычитающем счетчике 4 не сравн етс  с максимальным кодом реверсивного счетчика 3. После сравнени  кодов блок 7 выдает разрешающий потенциал на элемент И 12, импульс с выхода которого устанавливает триггеры 10 и 11 в единичное состо ние , в результате чего с единичного выхода триггера 10 поступает разрешающий потенциал на элемент И 6. Импульсы с выхода двоичного делител  частоты 1 через элемент И 6 начинают поступать на вычитающий вход реверсивного счетчика 3 и уменьшать в нем значение кода, что приводит соответственно к монотонному снижению выходной частоты /вых делител .3 after setting the maximum code in it sets the trigger 11 to one state and thereby removes the resolving potential from the zero output of the trigger 11 to the input element I 5, prohibiting the passage of pulses to the summing input of the reversing counter 3. From this moment the maximum frequency of the pulses from the output the binary frequency divider I is maintained until the code in subtractive counter 4 is equal to the maximum code of the reversible counter 3. After comparing the codes, block 7 provides the resolving potential at elec Ment 12, the pulse from the output of which sets the triggers 10 and 11 into a single state, as a result of which a single potential output of trigger 10 enters the resolving potential per element AND 6. The pulses from the output of binary frequency divider 1 through element 6 begin to flow to the subtracting input reversible counter 3 and reduce the code value in it, which leads respectively to a monotonous decrease in the output frequency / output divider.

Когда код в вычитающем счетчике 4 станет равным нулю, дешифратор 8 подаст разрешающий потенциал на элемент И 13 дл  прохождени  импульсов FBK на сброс триггеров 10 и 11 в нулевое состо ние и возвращени  делител  частоты в исходное состо ние. Дл  выполнени  следующего цикла работы делител  частоты подаетс  новый код по кодовой шине 14 в вычитающий счетчик 4.When the code in subtractive counter 4 becomes zero, the decoder 8 will apply the enable potential to element 13 for passing the FBK pulses to reset the triggers 10 and 11 to the zero state and returning the frequency divider to its original state. To perform the next cycle of operation, the frequency divider feeds the new code on code bus 14 into subtractive counter 4.

Если значение кода в вычитающем счетчикеIf the code value in the subtractive counter

4меньще удвоенного значени  максимального4min double the maximum value

кода реверсивного счетчика 3, то частота импульсов /вых с выхода двоичного делител  частоты 1 увеличиваетс  до такой величины, пока увеличивающеес  значение кода реверсивного счетчика 3 не станет равным уменьшающемус  значению кода вычитающего счетчика 4. После сравнени  кодов блок 7 выдает разрещающий нотенциал на элемент И 12 дл  прохождени  импульса входной частоты FB-S.reversible counter code 3, the frequency of the pulses / outputs from the output of binary frequency divider 1 increases to such a value until the increasing code value of reversing counter 3 becomes equal to the decreasing code value of the subtractive counter 4. After comparing the codes, block 7 issues a resolution note on the And 12 element to pass the input frequency pulse FB-S.

на установку триггеров 10 и И в единичное состо ние. Разрешающий потенциал с нулевого выхода триггера 11 снимаетс  с эле.мента И 5, а разрешающий нотенциал с единичного выхода триггера 10 подаетс  на элемент И 6.on the installation of the triggers 10 and And in one state. The resolving potential from the zero output of the trigger 11 is removed from the And 5 element, and the resolving potential from the single output of the trigger 10 is fed to the And 6 element.

С этого мо.мента реверсивный счетчик 3 начинает работать на уменьшение кода в нем, тем самым монотонно уменьща  частоту импульсов .РБЫХ с выхода двоичного делител  частоты 1. Цикл работы делител  частоты заканчиваетс  аналогично описанному выще при по-,  влении пулевого значенн  кода в вычитающем счетчике 4.From this point on, reversible counter 3 starts working to reduce the code in it, thereby monotonously reducing the frequency of the pulses. RBY from the output of the binary frequency divider 1. The work cycle of the frequency divider ends similarly as described above when the bullet code appears in the subtracting counter four.

Частота на выходе двоичного делител  частоты 1 равна во всех случа хThe frequency at the output of the binary frequency divider 1 is equal in all cases

рR

77„ ВХ77 „BX

вых- out

где п - число разр дов двоичного делител where n is the number of bits of the binary divider

частоты 1; Л - число в реверсивном счетчике 3.frequency 1; L - the number in the reverse counter 3.

Claims (1)

Формула изобретени Invention Formula Делитель частоты с автоматически измен ющимс  коэффициентом делени , содержащийA frequency divider with an automatically variable division factor, containing дешифратор, двоичный делитель частоты, первый вход которого подключен к входной шине, второй вход через блок записи параллельного кода - к первому выходу реверсивного счетчика , а выход - к входу блока записи параллельного кода и к первым входам элементов И, выходы которых соединены с входами реверсивного счетчика, отличающийс  тем, что, с целью расширени  функциональных возможностей , в него введены блок сравнени ,the decoder, the binary frequency divider, the first input of which is connected to the input bus, the second input through the parallel code recording unit to the first output of the reversible counter, and the output to the input of the parallel code recording unit and to the first inputs of the And elements whose outputs are connected to the reverse inputs a counter, characterized in that, in order to extend the functionality, a comparison unit is introduced into it, вычитающий счетчик и коммутатор, нри этом первый вход вычитающего счетчика подключен к выходу двоичного делител  частоты, второй вход - к кодовой шине, а выход - к входу дешифратора и первому входу блока сравнени , второй вход которого соединен с первым выходом реверсивного счетчика, а выход - с первым входом коммутатора, второй вход которого подключен к выходу дешифратора , третий вход - к входной шине, а выходы - к вторым входам элементов И.subtractive counter and switch, the first input of the subtractive counter is connected to the output of the binary frequency divider, the second input is connected to the code bus, and the output is connected to the input of the decoder and the first input of the comparator unit, the second input of which is connected to the first output of the reversible counter, and the output is with the first input of the switch, the second input of which is connected to the output of the decoder, the third input to the input bus, and the outputs to the second inputs of the elements I.