RU2037958C1 - Frequency divider - Google Patents

Frequency divider

Info

Publication number
RU2037958C1
RU2037958C1 SU4951743A RU2037958C1 RU 2037958 C1 RU2037958 C1 RU 2037958C1 SU 4951743 A SU4951743 A SU 4951743A RU 2037958 C1 RU2037958 C1 RU 2037958C1
Authority
RU
Russia
Prior art keywords
output
elements
input
inputs
bus
Prior art date
Application number
Other languages
Russian (ru)
Inventor
Г.И. Шишкин
Original Assignee
Всероссийский научно-исследовательский институт экспериментальной физики
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Всероссийский научно-исследовательский институт экспериментальной физики filed Critical Всероссийский научно-исследовательский институт экспериментальной физики
Priority to SU4951743 priority Critical patent/RU2037958C1/en
Application granted granted Critical
Publication of RU2037958C1 publication Critical patent/RU2037958C1/en

Links

Images

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

FIELD: pulse devices. SUBSTANCE: device has digital comparator, first, second and third matching gates. Each bit of device having number n (n 1, 2, 3) has flip-flop, first and second matching gates and XOR gate. In addition device has input bus, control bus, division rate code bus and output bus. EFFECT: increased functional capabilities. 1 dwg

Description

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и систем управления. The invention relates to a pulse technique and can be used in computing devices and control systems.

Известен счетчик импульсов в коде Грея, который может использоваться в качестве делителя частоты с постоянным коэффициентом деления 2N, где N число разрядов [1] имеющий N разрядов и содержащий N входовой сумматор по модулю 2, входы которого соединены с прямыми выходами триггеров всех разрядов, и в каждом разряде с номером n, где n=1,2.(N-1), первую двухвходовую схему совпадения, выход которой соединен со счетным входом триггера, а первый вход с прямым выходом триггера (n-1)-го разряда, первый и второй дополнительные триггеры и в каждом разряде с номером n вторую двухвходовую схему совпадения, первый вход которой соединен с инверсным выходом триггера (n-1)-го разряда, второй вход с вторым входом первой схемы совпадения и с выходом второй схемы совпадения (n-1)-го разряда, а выход с вторыми входами схем совпадения (n+1)-го разряда. Счетные входы первого и второго дополнительных триггеров соединены с шиной счетных импульсов и через инвертор с вторыми входами схем совпадения первого разряда, входы сброса соответственно с инверсным и прямым выходами сумматора, а прямые выходы с первыми входами соответственно первой и второй схем совпадения первого разряда, причем выход второй схемы совпадения (N-1)-го разряда соединен со счетным входом триггера N-го разряда.The known pulse counter in the Gray code, which can be used as a frequency divider with a constant division coefficient of 2 N , where N is the number of bits [1] has N bits and contains N input adder modulo 2, whose inputs are connected to the direct outputs of the triggers of all bits, and in each bit with the number n, where n = 1,2. (N-1), the first two-input coincidence circuit, the output of which is connected to the counting input of the trigger, and the first input with the direct output of the trigger of the (n-1) th discharge, first and second additional triggers and in each category with number m n the second two-input matching circuit, the first input of which is connected to the inverse output of the trigger of the (n-1) -th category, the second input with the second input of the first matching circuit and with the output of the second matching circuit of the (n-1) -th category, and the output with the second inputs of the coincidence circuits of the (n + 1) -th category. The counting inputs of the first and second additional triggers are connected to the bus of the counting pulses and through the inverter with the second inputs of the coincidence circuit of the first category, the reset inputs respectively with the inverse and direct outputs of the adder, and the direct outputs with the first inputs of the first and second matching circuits of the first category, and the output the second coincidence circuit of the (N-1) th discharge is connected to the counting input of the trigger of the N-th discharge.

Недостатком указанного делителя частоты являются ограниченные функциональные возможности в связи с отсутствием возможности реализации других коэффициентов деления, кроме 2N.The disadvantage of this frequency divider is limited functionality due to the lack of the possibility of implementing other division factors, except 2 N.

Известна группа разрядов счетного устройства, которая может использоваться в качестве делителя частоты с постоянным коэффициентом деления, равным 10 [2] содержащая четыре триггера, выполненные в виде одноступенчатых D-триггеров, и двенадцать логических элементов, из которых первый, восьмой, девятый и десятый выполнены в виде элементов ИЛИ, второй, третий, одиннадцатый и двенадцатый в виде элементов ИЛИ-НЕ, четвертый, пятый, шестой, седьмой в виде элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Прямой выход первого триггера соединен с первым входом первого логического элемента, выход которого соединен с первым входом второго логического элемента. Выход четвертого логического элемента соединен с первым входом пятого, выход шестого логического элемента с первым входом седьмого, выход восьмого логического элемента с вторым входом первого, выход второго логического элемента с С-входом четвертого триггера, первый вход девятого логического элемента с прямым выходом третьего триггера, выход седьмого логического элемента с первым входом четвертого логического элемента, первый вход третьего логического элемента с R-входами первого и второго триггеров, первый вход восьмого логического элемента с первым входом устройства, второй вход которого соединен с R-входами третьего и четвертого триггеров, выход девятого логического элемента соединен с выходной шиной, первый вход шестого логического элемента с управляющей шиной, первый вход десятого логического элемента с первым входом восьмого, а выход с вторыми входами третьего и девятого. С-входы первого, второго, третьего триггеров соединены с выходами соответственно третьего, одиннадцатого и двенадцатого логических элементов. Прямые выходы второго и четвертого триггеров соединены соответственно с вторыми входами четвертого и шестого логических элементов. D-входы первого, второго, третьего и четвертого триггеров соединены соответственно с первыми входами пятого, четвертого, седьмого и шестого логических элементов. Второй вход второго логического элемента соединен с инверсным выходом второго триггера, а первый вход с первым входом двенадцатого логического элемента, второй вход которого соединен с прямым выходом второго триггера. Второй выход первого логического элемента соединен с первым входом одиннадцатого, второй вход которого соединен с инверсным выходом первого триггера. Инверсный выход третьего триггера соединен с вторым входом седьмого и первым входом третьего логических элементов. D-вход дополнительного триггера соединен с выходом пятого логического элемента, прямой выход с первым входом десятого логического элемента, инверсный выход с вторым входом восьмого логического элемента, С-вход с первым входом счетного устройства, а R-вход с вторым входом счетного устройства. A known group of bits of a counting device, which can be used as a frequency divider with a constant division coefficient equal to 10 [2], containing four triggers made in the form of single-stage D-triggers, and twelve logic elements, of which the first, eighth, ninth and tenth are made in the form of elements OR, the second, third, eleventh and twelfth in the form of elements OR NOT, the fourth, fifth, sixth, seventh in the form of elements EXCLUSIVE OR. The direct output of the first trigger is connected to the first input of the first logic element, the output of which is connected to the first input of the second logic element. The output of the fourth logic element is connected to the first input of the fifth, the output of the sixth logic element with the first input of the seventh, the output of the eighth logic element with the second input of the first, the output of the second logic element with the C-input of the fourth trigger, the first input of the ninth logic element with the direct output of the third trigger, the output of the seventh logical element with the first input of the fourth logical element, the first input of the third logical element with R-inputs of the first and second triggers, the first input of the eighth logical element with the first input of the device, the second input of which is connected to the R-inputs of the third and fourth triggers, the output of the ninth logic element is connected to the output bus, the first input of the sixth logic element with a control bus, the first input of the tenth logic element with the first input of the eighth, and the output with second entrances of the third and ninth. C-inputs of the first, second, third triggers are connected to the outputs of the third, eleventh and twelfth logical elements, respectively. Direct outputs of the second and fourth triggers are connected respectively to the second inputs of the fourth and sixth logic elements. D-inputs of the first, second, third and fourth triggers are connected respectively to the first inputs of the fifth, fourth, seventh and sixth logic elements. The second input of the second logic element is connected to the inverse output of the second trigger, and the first input is the first input of the twelfth logic element, the second input of which is connected to the direct output of the second trigger. The second output of the first logic element is connected to the first input of the eleventh, the second input of which is connected to the inverse output of the first trigger. The inverse output of the third trigger is connected to the second input of the seventh and the first input of the third logic elements. The D-input of the additional trigger is connected to the output of the fifth logic element, the direct output is from the first input of the tenth logic element, the inverse output is from the second input of the eighth logic element, the C-input is from the first input of the calculating device, and the R-input is from the second input of the calculating device.

Недостатком указанного делителя частоты являются ограниченные функциональные возможности в связи с отсутствием возможности реализации других коэффициентов деления, кроме 10. The disadvantage of this frequency divider is limited functionality due to the lack of the possibility of implementing other division factors, except 10.

Наиболее близким к заявляемому объекту по технической сущности является делитель частоты [3] содержащий два элемента совпадения, первые входы которых подключены к входной шине, управляющую и выходную шины и в каждом разряде, с первого по N-й. триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента совпадения, выход второго из которых соединен со счетным входом триггера, прямой выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. В каждом разряде, с первого по (N-1)-й, где N-число разрядов делителя частоты, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда. Первые входы первого и второго элементов совпадения каждого разряда, с второго по N-й, соединены с выходом первого элемента совпадения предыдущего разряда, вторые входы соответственно с инверсным и прямым выходами триггера предыдущего разряда. Первые входы первого и второго элементов совпадения первого разряда соединены с выходом первого элемента совпадения, вторые входы соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда. В последнем разряде второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управляющей шиной, при этом элементы совпадения выполнены в виде элементов И. Делитель частоты содержит также триггер и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с прямым выходом триггера. Выход первого элемента совпадения N-го разряда соединен с выходной шиной, вторые входы первого и второго элементов совпадения соединены соответственно с инверсным и прямым выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с прямым выходом триггера второго разряда, выход второго элемента совпадения соединен со счетным входом триггера. The closest to the claimed object in technical essence is the frequency divider [3] containing two matching elements, the first inputs of which are connected to the input bus, control and output buses and in each category, from the first to the Nth. a trigger, an EXCLUSIVE OR element, and two coincidence elements, the output of the second of which is connected to the counting input of the trigger, the direct output of which is connected to the first input of the EXCLUSIVE OR element. In each category, from the first to the (N-1) th, where N is the number of bits of the frequency divider, the second input of the EXCLUSIVE OR element is connected to the output of the EXCLUSIVE OR subsequent digit. The first inputs of the first and second elements of coincidence of each discharge, from the second to the Nth, are connected to the output of the first element of coincidence of the previous discharge, the second inputs, respectively, with the inverse and direct outputs of the trigger of the previous discharge. The first inputs of the first and second coincidence elements of the first category are connected to the output of the first coincidence element, the second inputs are respectively the direct and inverse outputs of the element EXCLUSIVE OR of the first category. In the last category, the second input of the EXCLUSIVE OR element is connected to the control bus, and the coincidence elements are made in the form of elements I. The frequency divider also contains a trigger and an EXCLUSIVE OR element, the first input of which is connected to the direct output of the trigger. The output of the first coincidence element of the Nth discharge is connected to the output bus, the second inputs of the first and second coincidence elements are connected respectively to the inverse and direct outputs of the EXCLUSIVE OR element, the second input of which is connected to the direct output of the trigger of the second discharge, the output of the second coincidence element is connected to the counting input trigger.

Указанный делитель частоты позволяет реализовать любые недвоичные коэффициенты деления в диапазоне от 2N-1 до 2N путем изменения способа соединения элементов ИСКЛЮЧАЮЩЕЕ ИЛИ с триггерами.The specified frequency divider allows you to implement any non-binary division factors in the range from 2 N-1 to 2 N by changing the method of connecting the elements EXCLUSIVE OR with triggers.

Недостатком указанного делителя частоты являются ограниченные функциональные возможности в связи с невозможностью реализовать любые целочисленные коэффициенты деления менее 2N-1, а также в связи с невозможностью изменения коэффициента деления в диапазоне от 2N-1 до 2N без изменения схемы делителя частоты.The disadvantage of this frequency divider is the limited functionality due to the inability to implement any integer division factors less than 2 N-1 , as well as the inability to change the division coefficient in the range from 2 N-1 to 2 N without changing the frequency divider circuit.

Цель изобретения расширение функциональных возможностей достигается за счет обеспечения возможности изменения коэффициента деления и расширения его диапазона. The purpose of the invention, the expansion of functionality is achieved by providing the ability to change the division ratio and expand its range.

Расширение функциональных возможностей делителя частоты за счет обеспечения возможности изменения коэффициента деления достигается без изменения схемы делителя частоты за счет расширения диапазона коэффициента деления путем уменьшения нижней границы с 2N-1 до 1. Задание коэффициента деления осуществляется по соответствующей шине в позиционном двоичном коде.The expansion of the functionality of the frequency divider by providing the ability to change the division factor is achieved without changing the frequency divider circuit by expanding the range of the division coefficient by reducing the lower limit from 2 N-1 to 1. The division ratio is set on the corresponding bus in the positional binary code.

Указанные преимущества рассматриваемого делителя частоты, построенного на основе счетчика в коде Грея, обеспечиваются схемными мерами путем организации работы счетчика в режиме ограничения счета на заданном уровне. При этом информация на входах разрядов числа А цифрового компаратора за время цикла работы последовательно изменяется в соответствии с позиционным двоичным кодом от нуля до состояния Кзад-1, соответствующего выбранному коэффициенту деления Кзад, затем переходит в состояние, соответствующее числу 2N-Кзад, и далее последовательно изменяется в соответствии с позиционным двоичным кодом до состояния 2N-1, после этого переходит в исходное состояние. За время цикла на выходную шину выдается два импульса.The indicated advantages of the considered frequency divider, built on the basis of the counter in the Gray code, are provided by circuit measures by organizing the operation of the counter in the mode of counting restriction at a given level. At the same time, the information at the inputs of the discharges of the number A of the digital comparator during the operation cycle changes sequentially in accordance with the positional binary code from zero to the state Kzad-1 corresponding to the selected division coefficient K ass , then goes into the state corresponding to the number 2 N -K ass , and then sequentially changes in accordance with the positional binary code to the state 2 N -1, after which it returns to the initial state. During the cycle, two pulses are output to the output bus.

На чертеже приведена электрическая функциональная схема трехразрядного делителя частоты. The drawing shows an electrical functional diagram of a three-digit frequency divider.

Делитель частоты содержит цифровой компаратор 1, первый, второй и третий элементы 2 4 совпадения и в каждом разряде с номером n, где n=1,2,3, триггер 5-n, первый и второй элементы 6-n и 7-n совпадения и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8-n, а также входную шину 9, управляющую шину 10, шину 11 кода коэффициента деления и выходную шину 12. The frequency divider contains a digital comparator 1, the first, second and third elements 2 4 matches and in each bit with the number n, where n = 1,2,3, trigger 5-n, the first and second elements 6-n and 7-n matches and EXCLUSIVE OR 8-n elements, as well as an input bus 9, a control bus 10, a division code code bus 11, and an output bus 12.

В каждом разряде выход элемента 7-n совпадения соединен со счетным входом триггера 5-n, прямой выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8-n. Второй вход элемента 8-1 соединен с выходом элемента 8-2, второй вход которого соединен с выходом элемента 8-3, второй вход которого соединен с управляющей шиной 10. Первые входы элементов 6-3 и 7-3 совпадения соединены с выходом элемента 6-2 совпадения, а вторые входы соответственно с инверсным и прямым выходами триггера 5-2. Первые входы элементов 6-2 и 7-2 совпадения соединены с выходом элемента 6-1 совпадения, а вторые входы соответственно с инверсным и прямым выходами триггера 5-1. Первые входы элементов 6-1 и 7-1 совпадения соединены с выходом элемента 2 совпадения, а вторые входы соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8-1. Первые входы элементов 2 и 3 совпадения соединены с входной шиной 9, а вторые входы соответственно с инверсным и прямым выходами А= В цифрового компаратора 1. Первый и второй входы элемента 4 совпадения соединены с выходами соответственно элементов 6-3 и 3 совпадения, а выход с выходной шиной 12. Входы разрядов числа А цифрового компаратора 1, начиная с младшего, соединены соответственно с прямым выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8-1, с выходами элементов 8-2 и 8-3 и с управляющей шиной 10. Вход старшего разряда числа В цифрового компаратора 1 соединен с общей шиной, а входы остальных разрядов с шиной 11 кода коэффициента деления. In each category, the output of the coincidence element 7-n is connected to the counting input of the 5-n trigger, the direct output of which is connected to the first input of the EXCLUSIVE OR 8-n element. The second input of element 8-1 is connected to the output of element 8-2, the second input of which is connected to the output of element 8-3, the second input of which is connected to the control bus 10. The first inputs of matching elements 6-3 and 7-3 are connected to the output of element 6 -2 matches, and the second inputs, respectively, with the inverse and direct outputs of the trigger 5-2. The first inputs of the elements 6-2 and 7-2 matches are connected to the output of the element 6-1 matches, and the second inputs, respectively, with the inverse and direct outputs of the trigger 5-1. The first inputs of the matching elements 6-1 and 7-1 are connected to the output of the matching element 2, and the second inputs, respectively, with the direct and inverse outputs of the EXCLUSIVE OR 8-1 element. The first inputs of the coincidence elements 2 and 3 are connected to the input bus 9, and the second inputs, respectively, with the inverse and direct outputs A = B of the digital comparator 1. The first and second inputs of the coincidence element 4 are connected to the outputs of the coincidence elements 6-3 and 3, and the output with the output bus 12. The inputs of the bits of the number A of the digital comparator 1, starting with the lowest, are connected respectively to the direct output of the element EXCLUSIVE OR 8-1, with the outputs of the elements 8-2 and 8-3 and with the control bus 10. The input of the highest bit of the number B digital comparator 1 is connected to bschey bus, and inputs the remaining 11 bits from bus division factor code.

Цифровой компаратор 1 выполнен на микросхеме 564ИП2, элементы 2, 3, 4, 6 -1,6- 2,6-3,7-1,7-2,7-3 совпадения на микросхемах 564ЛА7, триггеры 5-1, 5-2, 5-3 на микросхемах 564ТВ1, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8-1, 8-2, 8-3 на микросхемах 564ЛП2, инверсные выходы элемента 8-1 и компаратора 1, а также прямые выходы элементов 2, 6-1 и 6-2 совпадения организованы путем дополнительного подключения инверторов на микросхемах 564ЛА7. The digital comparator 1 is made on a 564IP2 chip, elements 2, 3, 4, 6 -1.6-2.6-3.7-1.7-2.7-3 matches on 564LA7 chips, triggers 5-1, 5- 2, 5-3 on 564TV1 microcircuits, EXCLUSIVE OR elements 8-1, 8-2, 8-3 on 564LP2 microcircuits, inverse outputs of element 8-1 and comparator 1, as well as direct outputs of elements 2, 6-1 and 6- 2 matches are organized by additional connection of inverters on 564LA7 microcircuits.

Цифровой компаратор 1, элементы 2, 3, 4, 6-1, 6-2, 6-3, 7-1, 7-2, 7-3 совпадения, триггеры 5-1, 5-2, 5-3 и элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 8-1,8-2, 8-3 могут быть выполнены на КМОП-микросхемах других серий, а также на ТТЛ микросхемах и других. Digital comparator 1, elements 2, 3, 4, 6-1, 6-2, 6-3, 7-1, 7-2, 7-3 matches, triggers 5-1, 5-2, 5-3 and elements EXCLUSIVE OR 8-1.8-2, 8-3 can be performed on CMOS chips of other series, as well as on TTL chips and others.

Делитель частоты работает следующим образом. The frequency divider operates as follows.

В исходном состоянии триггеры 5-1, 5-2, 5-3 находятся в состоянии логического "0", на шинах 9, 10 и 12 уровень логического "0", на прямом выходе элемента 8-1 и на выходах элементов 8-2, 8-3 уровень логического "0". Допустим, что на шине 11 задан код числа 5-101. На прямом выходе компаратора 1 уровень логического "0", а на инверсном выходе уровень логической "1". In the initial state, triggers 5-1, 5-2, 5-3 are in the state of logical “0”, on buses 9, 10 and 12 the level of logical “0”, at the direct output of element 8-1 and at the outputs of elements 8-2 , 8-3 level of the logical "0". Assume that the number 5-101 code is set on bus 11. At the direct output of the comparator, the logic level is “0”, and at the inverse output, the logic level is “1”.

Первый счетный импульс положительной полярности поступает на шину 9 и проходит через элементы 2 и 7-1. Счетный импульс отрицательной полярности с выхода элемента 7-1 поступает на счетный вход триггера 5-1 и в момент окончания задним фронтом переключает триггер 5-1 в состояние логической "1", изменяя состояние элемента 8-1. The first counting pulse of positive polarity enters the bus 9 and passes through the elements 2 and 7-1. The counting pulse of negative polarity from the output of the element 7-1 enters the counting input of the trigger 5-1 and at the moment of the end, switches the trigger 5-1 to the logical "1" state by the trailing edge, changing the state of the element 8-1.

Поэтому второй счетный импульс с шины 9 проходит через элементы 2, 6-1 и 7-2 на счетный вход триггера 5-2, переключает триггер 5-2 в состояние логической "1", изменяя состояние элементов 8-2 и 8-1. Третий счетный импульс переключает триггер 5-1 в состояние логического "0". Четвертый счетный импульс проходит через элементы 2, 6-1, 6-2, 7-3 на счетный вход триггера 5-3, переключает его в состояние логической "1" и изменяет состояние элементов 8-3, 8-2, 8-1. Пятый счетный импульс переключает триггер 5-1 в состояние логической "1". Therefore, the second counting pulse from the bus 9 passes through the elements 2, 6-1 and 7-2 to the counting input of the trigger 5-2, switches the trigger 5-2 to the logical state "1", changing the state of the elements 8-2 and 8-1. The third counting pulse switches the trigger 5-1 to the state of the logical "0". The fourth counting pulse passes through the elements 2, 6-1, 6-2, 7-3 to the counting input of the trigger 5-3, switches it to the logical state "1" and changes the state of the elements 8-3, 8-2, 8-1 . The fifth counting pulse switches the trigger 5-1 to the logical state "1".

После пятого счетного импульса на выходах элементов 8-1, 8-2 и 8-3 устанавливается код "101". Цифровой компаратор 1 изменяет свое состояние: на его прямом выходе устанавливается уровень логической "1", а на инверсном выходе уровень логического "0". Поэтому шестой счетный импульс проходит через элементы 3 и 4 на выходную шину 12 и изменяется состояние последующего устройства. При этом на шине 10 устанавливается уровень логической "1", компаратор 1 возвращается в исходное состояниекогда на его прямом выходе присутствует уровень логического "0", а на инверсном выходе уровень логической "1". After the fifth counting pulse, the code “101” is set at the outputs of elements 8-1, 8-2 and 8-3. Digital comparator 1 changes its state: at its direct output, the logic level is set to “1”, and at the inverse output, the logic level is set to “0”. Therefore, the sixth counting pulse passes through the elements 3 and 4 to the output bus 12 and the state of the subsequent device changes. In this case, the logical level “1” is set on bus 10, the comparator 1 returns to its original state when its direct output has a logical “0” level, and at the inverse output a logical “1” level.

Далее работа происходит аналогичным образом в следующей последовательности: седьмой счетный импульс переключает триггер 5-1 в состояние логического "0", восьмой счетный импульс переключает триггер 5-3 в состояние логического "0", девятый счетный импульс переключает триггер 5-1 в состояние логической "1", десятый счетный импульс переключает триггер 5-2 в состояние логического "0", одиннадцатый счетный импульс переключает триггер 5-1 в состояние логического "0". Двенадцатый счетный импульс проходит через элементы 2, 6-1, 6-2, 6-3, 4 на выходную шину 12, изменяя состояние последующего устройства. На шине 10 устанавливается состояние логического "0". Делитель частоты вернулся в исходное состояние. Further, the work proceeds in a similar way in the following sequence: the seventh counting pulse switches trigger 5-1 to the logical "0" state, the eighth counting pulse switches trigger 5-3 to the logical "0" state, the ninth counting pulse switches trigger 5-1 to the logical state "1", the tenth counting pulse switches the trigger 5-2 to the state of the logical "0", the eleventh counting pulse switches the trigger 5-1 to the state of the logical "0". The twelfth counting pulse passes through the elements 2, 6-1, 6-2, 6-3, 4 to the output bus 12, changing the state of the subsequent device. On the bus 10, the state of the logical "0" is set. The frequency divider has returned to its original state.

Далее работа происходит аналогичным образом. Further work takes place in a similar way.

Если в процессе работы делитель частоты под действием внешних помех установится в одно из запрещенных состояний на выходах элементов 8-1, 8-2, 8-3, например, в состояние "011", то дальнейшие процессы развиваются в зависимости от уровня сигнала на шине 10. При указанном состоянии элементов 8-1, 8-2, 8-3 триггеры 5-1, 5-2, 5-3 находятся в состоянии "101". If during operation, the frequency divider under the influence of external noise is set to one of the forbidden states at the outputs of elements 8-1, 8-2, 8-3, for example, to the state "011", then further processes develop depending on the signal level on the bus 10. With the indicated state of the elements 8-1, 8-2, 8-3, the triggers 5-1, 5-2, 5-3 are in the state "101".

Если на шине 10 присутствует уровень логического "0", то очередной счетный импульс переключит триггер 5-1 в состояние логического "0", а следующий счетный импульс пройдет через элементы 2, 6-1, 6-2, 6-3, 4 в последующее устройство и установит на шине 10 уровень логической "1". После этого триггеры 5-1, 5-2, 5-3 в соответствии с кодом Грея переключатся счетными импульсами в состояние логического "0". Делитель частоты устанавливается в исходное состояние. If the logic level “0” is present on bus 10, then the next counting pulse will switch trigger 5-1 to the logical “0” state, and the next counting pulse will go through elements 2, 6-1, 6-2, 6-3, 4 in the subsequent device and installs on the bus 10 level of the logical "1". After that, triggers 5-1, 5-2, 5-3, in accordance with the Gray code, will switch by counting pulses to the logical "0" state. The frequency divider is reset.

Если же на шине 10 присутствует уровень логической "1", то счетные импульсы переключают триггеры 5-1, 5-2, 5-3 в состояние логического "0" в соответствии с кодом Грея, начиная с состояния "101". If the logical level “1” is present on the bus 10, then the counting pulses switch the triggers 5-1, 5-2, 5-3 to the logical state “0” in accordance with the Gray code, starting from the state “101”.

Таким образом, описание работы подтверждает нормальное функционирование делителя частоты и вывод его счетными импульсами из запрещенных состояний. Thus, the description of the work confirms the normal functioning of the frequency divider and its output by counting pulses from forbidden states.

При этом обеспечивается расширение функциональных возможностей делителя частоты за счет обеспечения возможности изменения коэффициента деления без изменения схемы делителя частоты путем установки кода коэффициента деления на соответствующей шине, а также за счет расширения диапазона коэффициента деления путем уменьшения нижней границы с величины 2N-1, где N число разрядов, до 1.This ensures the expansion of the functionality of the frequency divider by providing the ability to change the division coefficient without changing the frequency divider circuit by setting the division coefficient code on the corresponding bus, and also by expanding the range of the division coefficient by reducing the lower limit from 2 N-1 , where N number of digits, up to 1.

Указанные преимущества заявляемого делителя частоты, построенного на основе счетчика в коде Грея, обеспечиваются схемными мерами путем организации работы счетчика в режиме ограничения счета на заданном уровне. При этом информация на выходах элементов 8-1, 8-2, 8-3 за время цикла работы последовательно изменяется в соответствии с позиционным двоичным кодом от нуля до состояния Кзад-1, соответствующего заданной величине коэффициента деления Кзад, затем переходит в состояние, соответствующее числу 2N-2Kзад, и далее последовательно изменяется в соответствии с позиционным двоичным кодом до состояния 2N-1, а после этого переходит в исходное состояние. При этом появляется дополнительная возможность в каждом цикле формировать импульсы, расположение которых во времени привязано и к началу цикла и к его концу. За время цикла на выходную шину выдается два импульса. Фактический коэффициент деления Кзад превышает на 1 величину, заданную на шине 11 кода коэффициента деления.The indicated advantages of the inventive frequency divider, built on the basis of the counter in the Gray code, are provided by circuit measures by organizing the operation of the counter in the mode of limiting the account at a given level. At the same time, the information at the outputs of elements 8-1, 8-2, 8-3 during the cycle is sequentially changed in accordance with the positional binary code from zero to the state K ass -1, corresponding to a given value of the division coefficient K ass , then goes into state corresponding to the number 2 N -2K ass , and then sequentially changes in accordance with the positional binary code to the state 2 N -1, and then goes back to its original state. In this case, an additional opportunity arises in each cycle to form pulses, the location of which in time is tied to both the beginning of the cycle and its end. During the cycle, two pulses are output to the output bus. The actual division coefficient K ass exceeds by 1 the value specified on the bus 11 code division coefficient.

Claims (1)

ДЕЛИТЕЛЬ ЧАСТОТЫ, содержащий два элемента совпадения, первые входы которых подключены к входной шине, управляющую и выходную шины и в каждом разряде триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и два элемента совпадения, выход второго из которых соединен со счетным входом триггера, прямой выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, в каждом разряде с первого по (N-1)-ый второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ последующего разряда, первые входы первого и второго элементов совпадения каждого разряда с второго по N-й соединены с выходом первого элемента совпадения предыщущего разряда, вторые входы соответственно с инверсным и прямым выходами триггера предыдущего разряда, первые входы первого и второго элементов совпадения первого разряда соединены с выходом первого элемента совпадения, вторые входы соответственно с прямым и инверсным выходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ первого разряда, в последнем разряде второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с управляющей шиной, при этом первый элемент совпадения и первые элементы совпадения каждого разряда с первого по (N-1)-й выполнены в виде элементов И, отличающийся тем, что, с целью расширения функциональных возможностей, в него введены третий элемент совпадения, шина кода коэффициента деления и цифровой компаратор, первая группа информационных входов которого поразрядно соединена с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ каждого разряда и с управляющей шиной, вход старшего разряда второй группы информационных входов с общей шиной, входы остальных разрядов второй группы информационных входов с шиной кода коэффициента деления, прямой и инверсный выходы "равно" с вторыми входами соответственно второго и первого элементов совпадения, первый и второй входы третьего элемента совпадения соединены с выходами соответственно первого элемента совпадения последнего разряда и второго элемента совпадения, выход с выходной шиной, причем второй и третий элементы совпадения, вторые элементы совпадения каждого разряда и первый элемент совпадения последнего разряда выполнены в виде элементов И НЕ. A frequency divider containing two coincidence elements, the first inputs of which are connected to the input bus, the control and output buses and in each category a trigger, an EXCLUSIVE OR element and two coincidence elements, the output of the second of which is connected to the counting input of the trigger, the direct output of which is connected to the first the input of the EXCLUSIVE OR element, in each category from the first to the (N-1) -th second input of the EXCLUSIVE OR element, is connected to the output of the EXCLUSIVE OR element of the subsequent discharge, the first inputs of the first and second elements of coincidence of each discharges from the second to the Nth are connected to the output of the first matching element of the preceding discharge, the second inputs are respectively the inverse and direct outputs of the trigger of the previous discharge, the first inputs of the first and second matching elements of the first discharge are connected to the output of the first matching element, the second inputs are respectively direct and inverted outputs of the EXCLUSIVE OR element of the first category, in the last category, the second input of the EXCLUSIVE OR element is connected to the control bus, the first coincidence element and the first elements matches of each category from the first to the (N-1) -th are made in the form of AND elements, characterized in that, in order to expand the functionality, a third coincidence element, a division coefficient code bus and a digital comparator, the first group of information inputs of which are introduced bitwise connected to the outputs of the elements EXCLUSIVE OR of each category and with the control bus, the input of the highest category of the second group of information inputs with a common bus, the inputs of the remaining bits of the second group of information inputs with a code bus The division factor, direct and inverse outputs are “equal” with the second inputs of the second and first matching elements, respectively, the first and second inputs of the third matching element are connected to the outputs of the first matching element of the last bit and the second matching element, the output is with the output bus, the second and third coincidence elements, the second coincidence elements of each category and the first coincidence element of the last category are made in the form of AND elements.
SU4951743 1991-06-28 1991-06-28 Frequency divider RU2037958C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU4951743 RU2037958C1 (en) 1991-06-28 1991-06-28 Frequency divider

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU4951743 RU2037958C1 (en) 1991-06-28 1991-06-28 Frequency divider

Publications (1)

Publication Number Publication Date
RU2037958C1 true RU2037958C1 (en) 1995-06-19

Family

ID=21582569

Family Applications (1)

Application Number Title Priority Date Filing Date
SU4951743 RU2037958C1 (en) 1991-06-28 1991-06-28 Frequency divider

Country Status (1)

Country Link
RU (1) RU2037958C1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU169671U1 (en) * 2016-11-28 2017-03-28 Акционерное общество "Научно-исследовательский институт Приборостроения имени В.В. Тихомирова" Variable Division Frequency Divider
RU2766442C1 (en) * 2021-08-18 2022-03-15 Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») Digital frequency divider

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР N 1026316, кл.H 03K 23/00, 1981. *
2. Авторское свидетельство СССР N 1344196, кл. H 03K 23/00, 1985. *
3. Авторское свидетельство СССР N 1162368, кл. 23/00, 1983. *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU169671U1 (en) * 2016-11-28 2017-03-28 Акционерное общество "Научно-исследовательский институт Приборостроения имени В.В. Тихомирова" Variable Division Frequency Divider
RU2766442C1 (en) * 2021-08-18 2022-03-15 Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы» (АО НПЦ «ЭЛВИС») Digital frequency divider

Similar Documents

Publication Publication Date Title
KR940007543B1 (en) High speed programmable divider
US4031476A (en) Non-integer frequency divider having controllable error
US3873815A (en) Frequency division by an odd integer factor
US4160154A (en) High speed multiple event timer
US4937845A (en) Fast library element gray code generators without feedback and feedforward networks
US5189685A (en) Fast counter/divider and its use in a swallower counter
US3992635A (en) N scale counter
RU2037958C1 (en) Frequency divider
EP0064590B1 (en) High speed binary counter
US4334194A (en) Pulse train generator of predetermined pulse rate using feedback shift register
EP0095796B1 (en) Dynamic two-phase circuit arrangement
US4081755A (en) Baud rate generator utilizing single clock source
RU213104U1 (en) COMPARATOR OF BINARY NUMBERS IN SERIAL CODE
SU1128390A1 (en) Pulse repetition frequency divider
SU1367153A1 (en) Frequency divider with fractional countdown ratio
SU1277387A2 (en) Pulse repetition frequency divider
SU1619396A1 (en) Pulse recurrence rate divider
US4581751A (en) Reversible shift register
SU762195A1 (en) Pulse repetition rate dividing apparatus
JPH0683066B2 (en) Counter circuit
SU1448408A1 (en) Presettable synchronous counting device
SU553749A1 (en) Scaling device
SU1264165A1 (en) Adder-accumulator
SU1183954A1 (en) Device for comparing binary numbers
SU439834A1 (en) Angle-discrete phase increment converter