SU546111A1 - Counter register-adder - Google Patents
Counter register-adderInfo
- Publication number
- SU546111A1 SU546111A1 SU2069669A SU2069669A SU546111A1 SU 546111 A1 SU546111 A1 SU 546111A1 SU 2069669 A SU2069669 A SU 2069669A SU 2069669 A SU2069669 A SU 2069669A SU 546111 A1 SU546111 A1 SU 546111A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- adder
- code
- code generation
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
pa, ./ -вход которого подключен к шине сложенн , а 5-вход к шнне зычлтанг , причем блок формировани кода содержит 5-триггер, 5-вход которого подключен к liHBepCHOMV входу элемента «запрет и первому входу блока формировани кода, а -в.ход - к выходу элемента «запрет, а выход 5-триггера подключен к входу сумматора но модулю два, второй вход которого соединен ео вторым входом блока формировани кода, а выход - с выходом блока формировани кода, пр мой вход элемента «запрет , соединен с третьим входом блока формировани кода.pa, ./- the input of which is connected to the bus is complicated, and the 5-input to the sychtang pin, the code generation block contains a 5-flip-flop, the 5-input of which is connected to the prohibitory input liHBepCHOMV and the first input of the code generation block, and -in The move is to the output of the prohibit element, and the output of the 5-flip-flop is connected to the input of the accumulator module two, the second input of which is connected to the second input of the code generation unit, and the output to the output of the code generation unit, the direct input of the prohibition element, is connected with the third input of the code generation unit.
На чертеже представлеиа функциональна схема счетчика.In the drawing, a functional diagram of the meter is presented.
Счетчик содержит Я-разр дный регистр / сдвига в сторону младшего разр да, блок 2 формировани кода, состо ш.ий из элемента 5 «запрет, / 5-триггера 4 и сумматора 5 по модулю два, сумматор 6 по модулю два, RSтриггер 7, счетную шину 8, сдвнгаюш,ую шину 9, установочную шину 10, шину // «сложеН1 е , /2 «вычитание.The counter contains an I-bit register / shift towards the low-order bit, code generation block 2, consisting of the element 5 "prohibition, / 5-trigger 4 and adder 5 modulo two, adder 6 modulo two, RStrigger 7 , counting bus 8, sdvngayush, bus 9, installation bus 10, bus // "complex, e / 2" subtraction.
Счетна шииа 5 счетчика подключаетс ко входу 2-/ блока 2 формировани кода, выход младшего разр да подключен ко входу 2-2 блока 2 формнровапи кода. Выход сумматора 6 по модулю два соединен со входом 2-5 блока 2 формировани кода. Выход блока 2 формировани кода подключен к инфорг ,;ацнонному входу регистра / . Выход старшего разр да регистра / подключен к одному из входов сумматора 6 по модулю два, второй вход которого соединен с выходом «1 триггера 7, осущ,ествл юш,его управление режимом счета. Два входа упом нутого триггера соединены с управл юшими шииами «сложение //и «вычитаиие 12 устройст1за.The counting width 5 of the counter is connected to the input 2- / of the code generation unit 2, the output of the lower order is connected to the input 2-2 of the block 2 of the code input. The output of the adder 6 modulo two is connected to the input 2-5 of the code generation block 2. The output of the code generation unit 2 is connected to the inforg,; the corresponding input of the register. The high-order output of the register / is connected to one of the inputs of the adder 6 modulo two, the second input of which is connected to the output of “1 flip-flop 7, impl, your control of the account mode. The two inputs of the aforementioned trigger are connected to the control of the Shiami "addition // and" subtraction 12 devices.
Выход сумматора 5 по модулю два вл етс выходом блока 2 формировани кода, при этом одни из входов сумматора 5 вл етс входом 2-2 блока 2 формировани кода. Информационный вход элемента 3 «запрет вл етс входом 2-3 блока 2 формировани кода , а запреш,аюш,ий вход элемента 3 «запрета , соединенный со входом 5-триггера 4, вл етс входом 2-/ блока 2 формировани кода. Выход элемента 3 «запрет подключен ко входу трнггера 4, выход которого соединен со вторым входом сумматора 5 но модулю два.Modulo two output of the adder 5 is the output of the code generation unit 2, while one of the inputs of the adder 5 is the input 2-2 of the code generation unit 2. The information input of the prohibit element 3 is input 2-3 of the code generation unit 2, and the prohibition, Ayush, and input of the prohibition element 3 connected to the input of the 5-flip-flop 4 is the input of the 2- / unit of the code generation. The output of the element 3 "prohibition is connected to the input of the thrunger 4, the output of which is connected to the second input of the adder 5 but module two.
В режиме «сложение триггер 7 предварительно устанавливаетс в положение «О. Таким образом, в процессе работы на информационный вход элемента 3 «запрет через сумматор 6 по модулю два будут поступать пр мые значени кода, записываемого в старший разр д регистра / сдвига. Пусть начальный код регистра О ... 00. Счетный импульс по шине 8 поступает на вход триггера 4, устаназлкт;а его в ноложение «I, что обеспечивает, в свою очередь, инверсную обратную св зь регнетра / через сумматор 5 по модулю два. Синхронно с счетным имнульсом по сд ииаю1цей шнне 9 па тактовый вход регистра У подаетс тактовый импульс сдвига, обеспечива заииеь в старший разр д регистра логической «1 (зчитыва обратную ииверсную св зь регистра / через сумматор 5 по модулю два). По вление единичного сигнала па выходе старшего разр да регистра / обусловливает переключение триггера 4 в состо нне «О (после окончани счетного импульса запирающегоIn addition mode, trigger 7 is preset to position "O. Thus, in the course of operation, the information input of element 3 "prohibition through modulator 2 modulator 2" will receive the direct values of the code written to the high register / shift value. Let the initial register code O ... 00. The counting pulse via bus 8 enters the trigger input 4, set, and put it at position “I, which in turn provides inverse feedback to regnetter / through modulator 5. Synchronously with a counting pulse on a clock 9 input clock register input, a clock pulse is fed, providing a high-order register of a logical "1" register (reading the register backward link / via adder 5 modulo two). The appearance of a single signal on the high-order output of the register / causes the switching of trigger 4 in the state "O (after the end of the counting pulse of the locking
элемента 3 «запрет). Обратна св зь регистра / через сумматор 5 по модулю два становитс пр мой, п при подаче следующих и-1 сдвиговых импульсов но шине 9 во все разр ды регистра /, за исключением младшего,element 3 "prohibition). The feedback of the register / through the adder 5 modulo two becomes direct, n when applying the following i-1 shift pulses on bus 9 during all bits of the register /, with the exception of the younger one,
будут занисаны нули. Таким образом, после первого цикла счета в регистре / устаповитс код О ... 01. С приходом второго импульса по шине 8 триггер 4 вновь устанавливаетс в состо ние «1, поэтому после первого импульса сдвига во второл цикле счета в старший разр д регистра / запиеываетс значение логического «О. После прихода второго импульсг сдвига в старший разр д записываетс значение логической «1, что обусловливает переключение триггера 4 в состо ние «О, поэтому обратна св зь регистра / через сум .матор 5 по модулю два становитс пр мой. После прихода последующих ft-2 импульсов сдвига по шине 9 в регистре 7 устанавливаетс код О ... 010. Как видно из примера, в пачале каждого цикла счета триггер 4, управл ющий обратной св зью регистра У через сумматор 5 по моду.тю два, устанавливаетс в положеги1е «1, а установка его в положение «О происходит при по влепии первой же единицы на выходе старшего разр да регистра / в процессе работы. Отсюда следует, что после третьего цикла счета в регистре будет записаи код О ... 011, после четвертого цикла - код О ... 0100 и т. д. Таким образом, 32 каждый цикл суммировани происходит увеличепне содержимого регистра У на единицу , т. е. двоичный счет единиц.zeros will be taken up. Thus, after the first cycle of counting in the register /, the code O ... 01 is set. the value of the logical "O. After the arrival of the second shift pulse, the value of the logical "1" is written to the most significant bit, which causes the switching of the trigger 4 to the state "O", therefore the register feedback / through the sum of the modulator 5 becomes direct. After the arrival of the subsequent ft-2 shift pulses on bus 9 in register 7, the code O ... 010 is set. As you can see from the example, in the patch of each counting cycle trigger 4, which controls the feedback of register Y through adder 5, mod two , is set to “1”, and its setting to the “O” position occurs when the first unit at the output of the high register register / in the process of operation occurs. It follows that after the third counting cycle in the register, the O ... 011 code will be recorded, after the fourth cycle, the O ... 0100 code, etc. Thus, 32 each summation cycle occurs by increasing the contents of the Y register by one, t . e. binary unit count.
Прн работе в режиме «вычитание, триггер 7 устанавливаетс в положение «1, таким образом в процессе работы на вход «RS трнггера 4- через элемент 3 «запрет и сумматор 6 но модулю два будут поступать инвертированные значени кода, записываемого вWhen working in the subtraction mode, the trigger 7 is set to the position "1, so during the operation, the input RS of the thrunger 4- through the element 3" prohibition and adder 6 but the module two will receive the inverted values of the code written in
старший разр д регистра /. Это значит, что в состо ние «О триггер 4 будет переключатьс в процессе счета первым же нулем, записанным в старший разр д регистра /. В остальном работа схемы не отличаетс от предыдхдцего режима. Таким образом, если начальное состо ние регистра 1, О ... 00, то после первого цикла счета состо ние регистра / будет 1 ... 11, после второго цикла счета I ... 110, после третьего 1 ... 101 и т. д., т. е.high bit register. This means that in the state "On", the trigger 4 will be switched in the counting process by the first zero written to the most significant bit of the register /. Otherwise, the operation of the circuit does not differ from the previous mode. Thus, if the initial state of the register is 1, O ... 00, then after the first counting cycle, the state of the register / will be 1 ... 11, after the second counting cycle I ... 110, after the third 1 ... 101 and etc., i.e.
за каждый цикл счета происходит уменьшеMi:e содержимого регистра 1 на единицу, что соответствует работе в режиме «вычитание. Включение элемента 3 «запрет в состав устройства обусловлено необходимостью надежной установки триггера 4 в состо иие «1 сfor each counting cycle, the Mi: e register 1 is reduced by one, which corresponds to the work in the “subtraction. The inclusion of element 3 "prohibition in the device due to the need for reliable installation of the trigger 4 in the state" 1 s
приходом счетного импульса по счетной шине 9 даже при наличии «1 в старшем разр де регистра (при работе в режиме «сложение) или логического «О (при работе в режиме «вычитание).the arrival of a counting pulse on the counting bus 9, even if there is a “1 in the most senior de register register (when operating in the“ addition ”mode) or logical“ On (when operating in the “subtraction mode”).
Формула и 3 о б р е т е к и Formula and 3 o b e e e c i
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2069669A SU546111A1 (en) | 1974-10-24 | 1974-10-24 | Counter register-adder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2069669A SU546111A1 (en) | 1974-10-24 | 1974-10-24 | Counter register-adder |
Publications (1)
Publication Number | Publication Date |
---|---|
SU546111A1 true SU546111A1 (en) | 1977-02-05 |
Family
ID=48228140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2069669A SU546111A1 (en) | 1974-10-24 | 1974-10-24 | Counter register-adder |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU546111A1 (en) |
-
1974
- 1974-10-24 SU SU2069669A patent/SU546111A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3717871A (en) | Keyboard input device | |
SU546111A1 (en) | Counter register-adder | |
US3683370A (en) | Input device | |
JPS605097B2 (en) | Gray code generation circuit | |
SU409218A1 (en) | DEVICE FOR COMPARISON OF BINARY NUMBERS | |
SU718931A1 (en) | Modulo eight counter | |
SU547773A1 (en) | Pseudo-random delay search device | |
SU427331A1 (en) | DIGITAL INTEGRATOR WITH CONTROL | |
SU473181A1 (en) | Device for comparing binary numbers | |
SU1443171A1 (en) | Divider of pulse recurrence rate | |
SU1162044A1 (en) | Number-to-pulse rate converter | |
SU534875A1 (en) | Reversible counter | |
SU692094A1 (en) | Decimal counter | |
SU1552147A1 (en) | Electronic clock with fixing and recording time | |
SU834860A1 (en) | Triangular voltage generator | |
SU1156070A1 (en) | Device for multiplying frequency by code | |
SU558403A1 (en) | Binary counter | |
SU408456A1 (en) | FREQUENCY-DIGITAL MEASURING DEVICE | |
SU1247773A1 (en) | Device for measuring frequency | |
SU468238A1 (en) | Dividing device | |
SU602939A1 (en) | Information shifting arrangement | |
SU437061A1 (en) | Markov Chain Generator | |
SU661548A1 (en) | Counting-out device | |
SU921094A1 (en) | Decimal counter | |
SU732946A1 (en) | Stochastic converter |