Claims (1)
Изоб ретение относитс к технике перёДЖчи данных, может использоватьс в устройствах зашиты от ошибок в системах передачи данных без обратной св зи.i Известно устройство дл обнаружени ошибок, содержащее входной блок, выход которого подключен ко входу блока фазировани , а через стробирующий блок и первый счетчик несовпадений - ко входу первой схемы совпадени , ко второму входу которой (Подключен выход стробируюшего блока через второй счетчик несовпадений, второй выход которого подключен ко входам блока обнаружени ошибок и регистра пам ти, соединенного с выходом схемы сборки, при этом тактовый выход блока фазировани ;Подключен ко второму входу стробирующего (блока. Однако известное устройство характера- .зуетс невысокой веро тностью правильного {приема кодовой комбинации из-за искаже- ;ни проверочных разр дов избыточного кода. Цель изобретени - повышение веро тно сти правильного приема кодовой комбинации. В предлагаемое устройство дополнитвль но введены интегратор, деши4 атор. и вто .ра схема совпадени ; при этом выход интегратора подключен к первому входу схемы сборки, а через последовательно соединенные дешифратор, вторую схему совпадени - ко BTOpoNiy входу схемы сборки, выход блока фазировани через последовательно соединенные первую схему совпадени и интегра тор подключен ко второму входу дешифрато На чертеже приведена структурна схеме устройства. Выход входного блока 1 подключен ко ВХОДУ блока фазировани 2, ачерюз стробц. рующий блок 3, счетчнк несовпадений 4 ко входу схемы совпадени 5, ко вторрйУ входу которой подключен выход стробирующего блока 3 через счетчик иесовпаде й в, второй выход которого подключен ifo входам блока обнаружени ошибок 7 и регистра па м ти 8, соединенного с выхЬдом схемы сборки 9. При этом выход блока фазирова- ни 2 через схему совпадени 5 подключен ко входу интегратора 1О, один выход кото рого подключен к первому входу схемы сбо ки &, а через поспедовательно соединенные дешифраторг 11, схему совпадени 12 ко второму входу схемы сборки 9. Выход ;бпока обнаружени ошибок 7 подключен ко второму входу схемы совпадени 12, а такт вый выход блока фазировани 2 - ко второму входу стробируюшего блока 3, Вход входного блока 1 вл етс входом устройства , выход схемы сборки 9 - выходом устройства . Устройство работает следующим образом Передаваема информаци кодируетс избыточным разделимым ( Г1,к. ) кодом, где rt - д ина кодовой комбинации, к - число информационных разр дов. Проверочные разр ды , число которых равно п. -к, передаютс после информационных. Двоичные сигналы кодовых комбинаций, искаженных в дискретном канале, подаютс в последовательном виде, начина d информационных разр дов, со входа устройства на входной, блок 1, где преобразуютс в соответствующий вид, согласуютс по току и напр жению со входом и подаютс на блок фазировани 2 и стробирующий блок 3. Баок 2 формирует тактовые стробирующие импуль сы, которые подаютс на тактовый вход стробирующего блока 3, где формируютс кодовые последовательности. Далее ija счетчиках несовпадений 4 и6 анализируютс кодо вые последовательности противоположных пол рностей, причем ни информационном выходе счетчика 6 образуютс значащие позиции кодовых комбинаций. На выходах счетчиков 4, 6 образуютс двоичные сигналы, которые попадают в схему совпадени 5, на третий вход которой поступает разрешающий сигнал с блока фазировани 2 на все врем приема информационных разр дов кодовой комбинации. I Если сигналы- отсутствуют одновременно в счетчиках 4, 6, на выходе схемы совпадени 5 образуетс сигнал, поступающий в интегратор 10, представл ющий собой дво ичный счетчик или сдвигающий регистр. Сиг налы со всех разр дов интегратора 1О поступают йа Дешифратор 11. При наличии в . информационных разр дах кодовой комбинации хот бы одного недостоверного кодовоп элемента на выходе дешифратора 11 по вл етс сигнал, который поступает на схему совпадени 12, С информационного выхода счетчика 6 кодовые элементы поступают в регистр пам ти 8 дл временного запоминани принимаемой информации, а также в блок обнаружени ошибок 7 дл анализа кодовых комби1паций и обнаружени ошибок, вызванных избыточностью кода. Если после приема всех rv рвар дов кодовой комбинации блок 7 не обнаруживает ошибок , сигнал на схему совпадени 12, а также на схему сборки 9 не поступает. Еслл при атом число недостоверных кодовых элементов не превышает величины, рассчитанной дл определенного дискретного канала и избыточного кода исход из требований/ помехоустойчивости, с информационного выхода интегратора 1О (с;его последнего разр да) на первый вход схемы сборки 9 сигнал также не поступает. В этом, случае информаци считываетс с регистра пам ти 8. Информаци из регистра пам ти 8 считываетс и тогда, когда нет сигнала об искажении информационных разр дов с дешифратора 11, так как в этом случае йа схему сборки 9 не поступает сигнал с блока 7 через схему совпадени 12. Таким образам, информаци в регистре пам ти 8 стираетс при наличии одновременно сигналов об искажении кодовой комбинации блоком обнаружени ошибок 7 и об искажении информационных разр дов кодовой комбинации с дешифратора 11, а также при наличии сигнала с превышением порога числа недостоверных символов с информационного выхода интегратора 1О. В этом случае на выходе устройства по вл етс сигнал стирани . Формула изобретени Устройство дл обнаружени ошибок, содержащее входной лок, выход которого подключен ко входу блока фазировани , а через стробирующий блок и первый счетчик -несовпадений - ко входу первой схемы совпадени , ко второму входу которей подключен выход стробирующего блока через второй счетчик несовпадений, второйвыход которого подключен ко входам блока обнаружени ошибок и регистра пам ти, соединенного с ЫХОДОМ схемы сборки, при этом тактовый ыход блока фазировани подключен ко втоому входу стробирующего блока, от л иающеес тем, что, с целью повыени веро тности правильного приема коовой комбинации, в него дополнительно ввеены интегратор, дешифратор и втора схеа совпадени , при этом выход интегратоа подключен к первому входу схемы сбори , а через последовательно соединенные де-7 ифратор и вторую схему совпадени - к торому входу схемы сборки, выхоД блока азировани через последовательно соедиенные первую схему совпадени и интегатор подключен ко вторэму входу дешифатора .The invention relates to a technique of data transmission, can be used in devices protected against errors in data transmission systems without feedback. I A device for error detection is known, which contains an input unit whose output is connected to the input of a phasing unit, and through a strobe unit and the first counter mismatches - to the input of the first coincidence circuit, to the second input of which (The output of the gating unit is connected through the second discrepancy counter, the second output of which is connected to the inputs of the error detection unit and the register am, connected to the output of the assembly circuit, while the clock output of the phasing unit; Connected to the second input of the gating (block. However, the known device is characterized by a low probability of correct reception of the code combination due to the distorted The purpose of the invention is to increase the likelihood of correct reception of a code combination. and the second coincidence circuit; the output of the integrator is connected to the first input of the assembly circuit, and through serially connected decoder, the second coincidence circuit to the BTOpoNiy input of the assembly circuit, the output of the phasing unit through the serially connected first coincidence circuit and the integrator connected to the second decryption input. . The output of the input unit 1 is connected to the INPUT of the phasing unit 2, acheruz strobts. block 3, counter mismatch 4 to the input of the coincidence circuit 5, to the second input of which the output of the gating unit 3 is connected via a counter, the second output of which is connected ifo to the inputs of the error detection block 7 and memory register 8 connected to the output of the assembly circuit 9. At the same time, the output of the phasing unit 2 is connected via the coincidence circuit 5 to the input of the integrator 1O, one output of which is connected to the first input of the secondary circuit & and through connected in succession 11 to the second input of the assembly circuit 9 . Exit; MAHB error detection 7 is connected to the second input of the coincidence circuit 12, and output clock vy phasing unit 2 - strobiruyushego to the second input unit 3, Log input unit 1 is an input device, the output circuit assembly 9 - output device. The device operates as follows. The transmitted information is encoded with a redundant separable (G1, K.) code, where rt is the second code sequence, k is the number of data bits. Verification bits, the number of which is equal to p. To, are transmitted after the information. Binary signals of codewords distorted in a discrete channel are fed in a sequential form, starting with d bits, from the input of the device to the input, block 1, where they are converted into the appropriate form, are matched in current and voltage with the input and fed to the phasing unit 2 and a gating unit 3. Bac 2 generates clock gating pulses that are fed to the clock input of the gating unit 3, where code sequences are formed. Next, ija mismatch counters 4 and 6 analyze code sequences of opposite polarities, and the meaningful positions of the code combinations are formed in the information output of counter 6. At the outputs of the counters 4, 6, binary signals are formed, which fall into the matching circuit 5, the third input of which receives the enable signal from the phasing unit 2 for the entire time of receiving the information bits of the code combination. I If there are no signals at the same time in the counters 4, 6, the output of the coincidence circuit 5 forms a signal that goes to the integrator 10, which is a binary counter or a shift register. The signals from all bits of the integrator 1O come from the Descrambler 11. If present in. the information bits of the code combination of at least one invalid code element at the output of the decoder 11 appears a signal that arrives at the coincidence circuit 12; From the information output of the counter 6, the code elements go to memory register 8 for temporarily storing the received information, as well as into the block error detection 7 for code combination analysis and error detection caused by code redundancy. If, after receiving all the rv code combinations, block 7 does not detect errors, the signal does not come to the matching circuit 12, as well as to the build circuit 9. If atom is the number of invalid code elements does not exceed the value calculated for a particular discrete channel and the redundant code based on the requirements / immunity, the signal from the information output of the integrator 1O (c; its last bit) is also not received at the first input of the assembly circuit 9. In this case, the information is read from memory register 8. Information from memory register 8 is read even when there is no signal about the distortion of information bits from decoder 11, since in this case, the assembly circuit 9 does not receive a signal from block 7 through coincidence circuit 12. Thus, the information in memory register 8 is erased when there are simultaneously signals about the distortion of the code combination by the error detection unit 7 and about the distortion of the information bits of the code combination from the decoder 11, as well as when there is a signal with exceeding m threshold of the number of invalid characters from the information output of the integrator 1O. In this case, an erase signal appears at the output of the device. An inventive error detection device containing an input lock, the output of which is connected to the input of the phasing unit, and through a strobe unit and the first counter of inconsistencies, to the input of the first matching circuit, the output of the strobe block is connected to the second input through the second discrepancy counter, the second output connected to the inputs of the error detection block and the memory register connected to the LOCK INPUT of the assembly circuit, while the clock output of the phasing block is connected to the second input of the strobe block, from It is because, in order to increase the likelihood of a correct combination of coi, the integrator, the decoder and the second matching circuit are additionally introduced into it, and the integrator’s output is connected to the first input of the assembly circuit, and through the serially connected de-7 - to the second input of the assembly circuit, the output of the blocking unit through the first matching circuit sequentially connected, and the integrator is connected to the second input of the decoder.
JJ
ВыходOutput
« "