SU932636A2 - Error detection device - Google Patents

Description

(5) УСТРОЙСТВО дл  ОБНАРУЖЕНИЯ ОШИБОК(5) DEVICE FOR ERROR DETECTION

Изобретение относитс  к технике передачи данных, может использоватьс  в устройствах защиты от ошибок в системах передачи данных с многократным повторением. , .The invention relates to a data transmission technique that can be used in error protection devices in data transmission systems with multiple repetitions. ,

По основному авт. св. № 517173 известно устройство дл  обнаружени  ошибок, содержащее входной блок, выход которого подключен к входу блока фазировани , а через стробирующий блок и первый счетчик несовпадений - к входу первой схемы совпадени , к второму,входу которой подключен выход стробирующего блока через второй счетчик несовпадений, второй выход которого подключен к входам блока обнаружени  ошибок и региетра пам ти, соединенного с выходом схемы сборки, при этом тактовый выход блока фазировани  подключен к второму входу стробирующего блока, интегратор, дешифратор и втора  схема совпадени , при этом выход интегратора подключен к первому входу схемы сборки, а через последовательно соединенные дешифратор и вторую схему совпадени  к второму входу схемы сборки, выход блока фазировани  через последовательно соединенные первую схему совпадени  и интегратор подключен к второму входу дешифратора.According to the main author. St. No. 517173, a device for detecting errors is known, which contains an input unit whose output is connected to the input of a phasing unit, and through a gate unit and the first discrepancy counter is connected to the input of the first match circuit, to the second, the input of which is connected to the output of the gate block through a second discrepancy counter, the second the output of which is connected to the inputs of the error detection unit and the memory register connected to the output of the assembly circuit, while the clock output of the phase shifting unit is connected to the second input of the gating unit, integrator, desh frator and second coincidence circuit, the output of the integrator is connected to the first input of the circuit assembly, and through serially connected and a second decoder circuit to the second input of matching circuit assembly, the phasing block output serially connected through a first coincidence circuit and an integrator connected to the second input of the decoder.

Однако известное устройство не обеспечивает контроль работоспособности .However, the known device does not provide performance monitoring.

10ten

Цель изобретени  - повышение точности обнаружени  путем контрол  работы блока обнаружени  ошибок.The purpose of the invention is to improve the detection accuracy by monitoring the operation of the error detection unit.

Указанна  цель достигаетс  тем, This goal is achieved by

«5 что в известное устройство веедены последовательно соединенные инвертор, треть  схема совпадени  и счетчик ошибок, при этом выходы дешифратора, блоки обнаружени  ошибок и счетчик "5 that the inverter, the third coincidence circuit and the error counter, the decoder outputs, the error detection blocks and the counter

Claims (1)

га ошибок соединены соответственно с входом инвертора, с вторым входом третьей схемы совпадени  и с третьим входом схемы сборки. На чертеже приведена структурна  электрическа  схема устройства. Устройство содержит входной блок I,блок 2 фазировани , стробирующий блок 3, счетчик Ц несовпадений, схему 5 совпадени , счетчик 6 несовпадений , блок 7 обнаружени  ошибок, регистр 8 пам ти, схему 9 сборки, интегратор 10, дешифратор 11, схемы 12 и 13 совпадени , инвертор 14 и счетчик 15 ошибок. Устройство работает следующим образом . Двоичные сигналы кодовых комбинаций подаютс  последовательно,начина  с информационных разр дов с входа устрой ства на входной блок 1, где преобразуютс  в соответствующий вид, согласуютс  по току и напр жению с входом и подаютс  на блок 2 и стробирующий блок 3. Блок 2 формирует стробирующие импульсы, которые подаютс  на соответствующий вход стробирующего блока 3 дл  формировани  кодовых последовательностей . В счетчиках t и 6 анализируютс  кодовые последовательности противоположных пол рностей, причем на информационном выходе счет чика 6 образуютс  значени  позиций кодовых последовательностей. Если какой-либо разр д последовательности искажен помехой, на вспомогательных выходах счетчиков t и 6 образуютс  двоичные сигналы, которые поступают на схему 5 совпадени  указанных сигн лов с разрешающим сигналом блока 2, присутствующим на врем  приема инфор мационных разр дов кодовых последова тельностей. Если помехой искажены сигналы обоих пол рностей, на выходе схемы 5 образуютс  сигналы стирани , поступающие на вход интегратора 10, представл ющий собой двоичный счетчик или регистр сдвига. Сигналы всех разр дов интегратора 10 поступают на соответствующие входы дешифратора II.При искажении хот  бы одного информационного разр да в кодовой последовательности , на выходе дешифратора 11 по вл етс  сигнал, который поступает на вход схемы 12, а через инвертор 1 - на вход схемы 13 совпа дений . С информационного выхода счетчика 6 выдел емые достоверные кодовые раз р ды поступают в регистр 8 дл  хране ни  на врем  декодировани , а также В блок 7 дл  обнаружени  ошибок за счет избыточности примен емого кода. Если в интегратор 10 не, поступали сигналы о недостоверности информационных разр дов, с выхода дешифратора 11 поступает сигнал запрета и сигнал блока 7 не проходит через схему 12 на схему 9 и стирание информации в регистре 8 не происходит. С другой стороны , если число недостоверных символов таково, что в старшем разр де интегратора 10 находитс  единица, то .даже при отсутствии сигнала с блока 7 обнаружени  ошибок происходит стирание информации, так как старший разр д интегратора подключен к схеме 9В остальных случа х стирание информации происходит по сигналам блока 7 или счетчика 15- Сигнал счетчика 15 по вл етс , если блок 7 несколько раз подр д выдает сигнал при отсутствии недостоверных разр дов в кодовой последовательности . В этом случае схема 13 открыта сигналом с инвертора Т и сигналы блока 7 проход т на счетчик 15 разр дность которого выбираетс  исход  из требований помехоустойчивости при приеме кодограммы, состо щей из нескольких кодовых комбинаций. Устройство позвол ет обнаруживать ошибки за счет помех в канале св зи, а также неисправности схемы кодировани  при передаче схемы декодировани  в самом устройстве и контролировать правильность установки адресов при использовании устройства в системах с адресным разделением абонентов по виду избыточного кода. Формула изобретени Устройство дл  обнаружени  ошибок по авт. св. ff 517173i отличающеес  тем, что, с целью повышени  точности обнаружени  путем контрол  работы блока обнаружени  ошибок, введены последовательно соединенные инвертор, треть  схема совпадени  и счетчик ошибок, при этом выходы дешифратора, блока обнаружени  ошибок и счетчика ошибок соединены соответственно с входом инвертора , с вторым входом третьей схемы совпадени  и с третьим входом схемы сборки.ha of errors are connected respectively to the input of the inverter, to the second input of the third coincidence circuit, and to the third input of the assembly circuit. The drawing shows a structural electrical circuit of the device. The device contains an input unit I, a phasing unit 2, a strobe unit 3, a mismatch counter C, a matching circuit 5, a mismatch counter 6, an error detection block 7, a memory register 8, an assembly circuit 9, an integrator 10, a decoder 11, circuits 12 and 13 match, inverter 14 and counter 15 errors. The device works as follows. Binary signals of code combinations are fed sequentially, starting with information bits from the device input to input block 1, where they are converted into the appropriate form, match current and voltage with the input, and are fed to block 2 and the strobe block 3. Block 2 generates gates which are fed to the corresponding input of the gating unit 3 to form code sequences. In counters t and 6, the code sequences of opposite polarities are analyzed, and the values of the positions of the code sequences are formed at the information output of the counter 6. If any bit of the sequence is distorted by interference, binary signals are generated at the auxiliary outputs of the counters t and 6, which are sent to the circuit 5 for the indicated signals to match the resolution of the block 2, which is present at the time of receiving the information bits of the code sequences. If the signals of both polarities are distorted by interference, the output of the circuit 5 forms erase signals, which are fed to the input of the integrator 10, which is a binary counter or shift register. The signals of all bits of the integrator 10 are fed to the corresponding inputs of the decoder II. If at least one information bit is distorted in the code sequence, the output of the decoder 11 is a signal that arrives at the input of the circuit 12, and through the inverter 1 - to the input of the circuit 13 matches From the information output of the counter 6, the extracted reliable code bits are fed to the register 8 for storage at the time of decoding, and also To block 7 for error detection due to the redundancy of the code used. If the integrator 10 fails, signals about the unreliability of information bits have been received, a prohibition signal is received from the output of the decoder 11, and the signal of block 7 does not pass through circuit 12 to circuit 9 and the information in register 8 is not erased. On the other hand, if the number of invalid characters is such that in the senior level of the integrator 10 is one, then even if there is no signal from the error detection unit 7, the information is erased, since the high level of the integrator is connected to the circuit 9 In other cases, the information is erased occurs according to signals from block 7 or counter 15; The signal from counter 15 appears if block 7 repeatedly generates a signal in the absence of invalid bits in the code sequence. In this case, the circuit 13 is opened by the signal from the inverter T and the signals of the block 7 are passed to the counter 15, the width of which is selected based on the noise immunity requirements when receiving a waveform consisting of several code combinations. The device allows to detect errors due to interference in the communication channel, as well as malfunctions of the coding scheme when transmitting the decoding scheme in the device itself, and to control the correctness of addressing when using the device in systems with address division of subscribers by the form of the redundant code. Claims Device for detecting errors according to ed. St. ff 517173i characterized in that, in order to increase the detection accuracy by controlling the operation of the error detection unit, a series-connected inverter is introduced, a third matching circuit and an error counter, the outputs of the decoder, the error detection unit and the error counter being connected respectively to the input of the inverter, with the second input of the third matching circuit and with the third input of the assembly circuit.