SU480077A1 - Device for calculating sums of products - Google Patents

Description

Входы 6 одноразр дных модулей 4 /-и строки матрицы 3 соединены с выходом t-ro разр да регистра множител  2, входы 7 одноразр дных модулей 4 /-ГО столбца соединены с выходом /-ГО разр да регистра. Регистр множимого 1, выходы переноса 8 модулей 4 1-й строки, кроме модулей 4 первого столбца и /г-й строки, соединены с первыми суммирующими входами 9 модулей 4 (1+1)-й строки соответственно, а выходы переносов 8 модулей 4 первого столбца г-й строки, кроме модул  4 п-и строки, соединены с вторыми суммирующими входами 10 модулей 4 первой строки (i+l)-ro столбца соответственно. Выходы переносов 8 модулей 4 /г-й строки /-го столбца, кроме модул  4 п-го столбца, соединены с вторыми суммирующими входами 10 модулей 4«-го столбца (/Н-1)-й строки соответственно , выходы суммы 11 модулей 4/-и строки /-ГО столбца, кроме модулей 4 первого столбца и  -й строки, соединены с вторыми суммирующими входами 10 модулей 4 (i-}-)-H строки (/-1)-го столбца соответственно. Выходы суммы 11 модулей 4 первого столбца соединены с вторыми суммирующими входами 10 тех же модулей 4. Выходы суммы 11 модулей 4 сумматора 5 соединены с первыми входами суммы 10 тех же модулей 4. Выходы переноса 8 модулей 4 сумматора 5 соединены со входами 6 и 7 соседних по старщинству модулей 4 сумматора 5. Вторые входы суммы 9 модулей 4 сумматора 5 с первого до (п-1)-го по старщинству соединены с выходами суммы 11 модулей 4  -й строки матрицы 3со второго до п-го столбца соответственно. Второй вход суммы 9  -го модул  4 сумматора 5 соединен с выходом переноса 8 модул  4 -й строки,  -го столбца матрицы 3. Результат вычислени  снимаетс  с выходов 12 и 13. Одноразр дный модуль сложени  (фиг. 2) содержит последовательно соединенные одноразр дный умножитель 14, полусумматоры 15 и 16 и запоминающие блоки суммы 17 и переносов 18. Выходы переносов умножител  14 и полусумматоров 15 и 16 соединены со входами запоминающего блока переносов 18. Устройство работает следующим образом. - На входы 6 модулей 4 матрицы 3 поступают коды множител  первой пары чисел с регистра множител  2. На входы модулей 4 поступ-ают коды множимого первой пары чисел с регистра множимого 1. Результаты поразр дного перемножени  множимого и множител  запоминаютс  в модул х 4. На следующем такте с регистра множимого 1 и регистра множител  2 на входы 7 и 6 модулей 4 поступают соответственно коды множимого и множител  второй пары чисел. Частичные произведени  второй пары чисел поразр дно суммируютс  в модул х 4 с получепными в первом такте значени ми частичных произведений первой пары чисел, сдвинутыми на один разр д вправо и вниз. Результаты умножени  и суммировани  запоминаютс  в модул х 4. Частичные произведени  третьей пары чисел суммируютс  с заномненными значени ми поразр дных сумм, которые подаютс  с выходов суммы II модулей 4 на первые суммирующие входы 10 модулей 4, расположенных по диагонали вправо и вниз, и со значени ми переносов, которые поступают с выходов переноса 8 модулей 4 на вторые входы суммы 9 расположенных ниже модулей 4. Аналогично умножению и суммированию третьей пары чисел осуществл етс  умножение и суммирование остальных пар чисел. При этом поразр дные значени  переносов, полученные на выходах переносов 8 самых нижних в матрице модулей 4, суммируютс  с поразр дными значени ми сумм, полученных в тех же модул х 4. Дл  этого используетс  сумматор 5 и свободные первые входы суммы 10 модулей 4, расположенных в верхней строке и крайнем левом столбце матрицы 3. После умножени  и суммировани  /С пар чисел осуществл ют аналогично описанному выще умножение и суммирование 2  пар нулевых значений множимого и множител . В результате значени  поразр дных сумм и переносов выход т из матрицы 3 и суммируютс  на модул х 4 сумматора 5, где и получаетс  значение суммы К парных произведений. В процессе умножени  и суммировани  К. пар чисел округление не производитс , старщие разр ды суммы получаютс  на выходах 13 сумматора 5, а младшие разр ды суммы - на выходах 12 матрицы 3. Врем  вычислени  суммы К парных произведений  -разр дных чисел может быть вычислено но формуле (4 + 2 + 4ап) (/«1 + «2 Н- /«з), где ts - врем  прохождени  сигнала через вентиль; s-врем  суммировани  на одноразр дном модуле; гзап - врем  запоминани  суммы переноса на одноразр дном модуле ( ); mi - число тактов, необходимых дл  умножени  и суммировани  Я пар чисел (rai /C); ms - число тактов, затрачиваемых на умножение и суммирование 2  пар нулевых значений множимого и множител  ( га 2 ); /Пз - число тактов, необходимых дл  суммировани  переносов, возникающих в сумматоре 5 {mz ogpK- +П-1 ); р - основание системы счислени . Предмет изобретени  Устройство дл  вычислени  сумм произвееиий , содержащее регистры множимого и множител , выходы которых поразр дно соединены со входами квадратной матрицы из одноразр дных модулей сложени , выходы переноса каждой строки матрицы, кроме последней строки и первого столбца, соединены с первыми суммирующими входами одноразр дных модулей сложени  старшей строки одноименных столбцов, а выходы «сумма одноразр дных модулей сложени  всех строк матрицы, кроме последней строки и первого столбца, соединены с вторыми суммирующими входами одноразр дных модулей сложени  старшей строки и младшего столбца соответственно , и сумматор, состо щий из одноразр дных модулей сложени , первые суммирующие входы которых соединены с выходами «сумма одноразр дных модулей сложени  последней строки матрицы, начина  со второго столбца, а второй суммирующий вход последнего одноразр дного модул  сложени  сумматора соединен с выходом переноса одноразр дного модул  сложени  последней строки и последнего столбца матрицы, отличаюцхеес  тем, что, с целью повышени  быстродействи , выход переноса каждого одноразр дного модул  сложени  первого столбца всех строк, кроме последней, соединен с первым суммирующим входом соответствующего одноразр дного модул  сложени  первой строки; выход переноса каждого одноразр дного модул  сложени  последней строки всех столбцов, кроме последнего, соединен с вторым суммирующим входом соответствующего одноразр дного модул  сложени  первого столбца всех строк, кроме первой, а выход «сумма каждого одноразр дного модул  сложени  первого столбца всех строк матрицы и сумматора соединен с собственным вторым суммирующим входом.Inputs 6 of one-bit modules 4 / - and rows of matrix 3 are connected to the output of the t-ro bits of the register of multiplier 2, the inputs of 7 one-bit modules of 4 / -H columns are connected to the output of the / -th bits of the register. The multiplier 1 register, the transfer outputs of 8 modules 4 1st lines, except modules 4 of the first column and the i-th line, are connected to the first summing inputs of 9 modules 4 (1 + 1) -th row, respectively, and the outputs of transfers 8 modules 4 The first column of the rth row, except for module 4 of the n-and row, is connected to the second summing inputs of 10 modules 4 of the first row (i + l) -ro of the column, respectively. The carry outputs of 8 modules of the 4 / gth row of the / th column, except module 4 of the nth column, are connected to the second summing inputs of 10 modules of the 4 "th column (/ H-1) -th row respectively, the outputs of the sum of 11 modules 4 / -and rows of the / -th column, except modules 4 of the first column and -th row, are connected to the second summing inputs of 10 modules of the 4 (i -} -) - H rows of the (/ -1) -th column, respectively. The outputs of the sum 11 modules 4 of the first column are connected to the second summing inputs 10 of the same modules 4. The outputs of the sum 11 modules 4 of the adder 5 are connected to the first inputs of the sum 10 of the same modules 4. The transfer outputs 8 modules 4 of the adder 5 are connected to the inputs 6 and 7 of the neighboring According to the oldness of the modules 4 of the adder 5. The second inputs of the sum of 9 modules 4 of the adder 5 from the first to (n-1) -th of the old order are connected to the outputs of the sum of 11 modules of the 4th row of the matrix 3 of the second to the nth column, respectively. The second input of the sum of the 9th module 4 of the adder 5 is connected to the transfer output 8 of the module of the 4th row of the matrix column 3. The result of the calculation is removed from the outputs 12 and 13. The one-bit addition module (Fig. 2) contains serially connected one-bit multiplier 14, half-adders 15 and 16 and storage blocks of sum 17 and carries 18. The outputs of multiplier transfers 14 and half-accumulators 15 and 16 are connected to the inputs of carry memories 18. The device works as follows. - The multiplier codes of the first pair of numbers from the multiplier register 2 are fed to the inputs of 6 modules 4 of the matrix 3. The multiplicated codes of the first pair of numbers are received from the register of the multiplicand 1. The results of the bit multiplication of the multiplicand and multiplier are stored in modules 4. On The next cycle from the register of multiplicand 1 and the register of multiplier 2 to the inputs 7 and 6 of module 4 receive the multiplicand and multiplier codes of the second pair of numbers, respectively. The partial products of the second pair of numbers, bit by bit, are summed in modules 4 with the partial products of the first pair of numbers, obtained in the first cycle, shifted by one bit to the right and down. The results of multiplication and summation are remembered in modules 4. The partial products of the third pair of numbers are summed with convoluted values of one-bit sums that are fed from the outputs of sum II modules 4 to the first summing inputs 10 modules 4 diagonally to the right and down, and The transfers that come from the transfer outputs of 8 modules 4 to the second inputs of the sum 9 located below the modules 4. Similarly to multiplying and summing the third pair of numbers, the other pairs of numbers are multiplied and summed. In this case, the bitwise values of the transfers obtained at the outputs of the 8 lowest ports in the matrix of modules 4 are summed with the bitwise values of the sums received in the same modules 4. To do this, use the adder 5 and the free first inputs of the sum of 10 modules 4 located in the top row and the leftmost column of the matrix 3. After multiplying and summing the / C pairs of numbers, the multiplication and summation of 2 pairs of zero multipliers and multipliers are carried out in the same way as described. As a result, the values of one-bit sums and transfers come out of matrix 3 and are added together on modules 4 of adder 5, where the value of the sum K of paired products is obtained. In the process of multiplying and summing K. pairs of numbers, rounding is not performed, the highest bits of the sum are obtained at the outputs 13 of the adder 5, and the lower digits of the sum - at the outputs 12 of the matrix 3. The calculation time of the sum of K doubles of products — digit numbers can be calculated the formula (4 + 2 + 4ap) (/ "1 +" 2 H- / "h), where ts is the time of signal passing through the valve; s is the summation time on a one-bit module; gzp is the time of storing the transfer amount on a one-bit module (); mi is the number of ticks needed to multiply and sum I pairs of numbers (rai / C); ms is the number of ticks spent on multiplication and summation of 2 pairs of zero multiplicand and multiplier values (ha 2); / Pz is the number of ticks needed to sum the carries that occur in the adder 5 {mz ogpK- + P-1); p is the base of the number system. Object of Invention A device for calculating production amounts, containing multiplier and multiplier registers, the outputs of which are bit-wise connected to the square matrix inputs of single-digit addition modules, the transfer outputs of each row of the matrix, except for the last row and the first column, are connected to the first summing inputs of single-digit modules addition of the highest row of the same column, and the outputs "the sum of the one-digit modules of the addition of all rows of the matrix, except the last row and the first column, are connected to the second sum of the input inputs of one-bit add-on modules of the highest row and the lowest column, respectively, and an adder consisting of one-digit add-on modules, the first summing inputs of which are connected to the outputs of the sum of one-digit add-on modules of the last row of the matrix, starting from the second column, and the second summing input the last one-bit add-on module of the adder is connected to the transfer output of the one-bit add-on module of the last row and the last column of the matrix, the difference being that, in order to increase the speed Now, the transfer output of each one-bit addition module of the first column of all but the last rows is connected to the first summing input of the corresponding one-digit addition module of the first row; the transfer output of each one-bit add-on module of the last row of all columns except the last one is connected to the second summing input of the corresponding one-bit add-on module of the first column of all the rows except the first, and the sum of each one-bit add-on module of the first column of all rows of the matrix and adder is connected with its own second summing input.

JJ

7373

/J/ J

/J/ J

Фиг 1Fig 1

fQfQ

Фиг 2Fig 2