SU421120A1 - TRANSFORMER OF TEMPORARY INTERVALS TO BINARY CODE - Google Patents

Description

1one

Изобретение касаетс  преобразова1Н:И  и кодировани  информации.The invention relates to transform1H: and encoding information.

По основному авт. св. № 253458 известен преобразователь временных интервалов в двоичный код.According to the main author. St. No. 253458 is known converter time intervals in binary code.

Однако в этом преобразователе генератор ограличеи по частоте следовани  импульсов из-за ;превыш.ени  врем-енл уста.новлен.и  некоторых кодовых комбинаций в счетчике, за счет переноса «едини|ЦЫ пер.иода та ктовых ймлульсов генератора. Это возможно при большом числе разр дов делител  и малом периоде та.ктовых импульсов. Такое лоложение пр.иводит к воз,можности опроса счетчиков при «езакоБЧйвшихс  в них переходных лроцессах ((в мо.мент переноса «единицы).However, in this converter, the generator limits the pulse frequency due to; exceeding the time – enl and some code combinations in the counter, due to the transfer of “one | TIC to the first iodine of such oscillator generators”. This is possible with a large number of divider bits and a small period of these pulses. Such a situation leads to the possibility of interrogating the counters during the “transition processes” ((in the transfer unit ”unit).

Предложенный преобразователь отличаетс  тем, что дл  расширени  частотного диапазона тактовых (Им.пулысов генератора в него введены схема «ИЛИ и донолнительно два каскада дел1ени , две схемы вывода информации, схема коммутации, состо ща  ,из триггера и двух схем совпадени , выход первой из которых соединен с одним входом второй дополнительной схемы вывода информации, второй вход которой через второй донолнительный каскад делени  подключен iK выходу второго основного .каскада делени  и к одному входу схемы «ИЛИ, второй вход которой соединен с выходом иервого основного каскада делени The proposed converter is characterized in that in order to expand the frequency range of the clock (named after the generator pulses, the OR circuit and the last two division stages, two information output circuits, a switching circuit consisting of a trigger and two coincidence circuits, the first of which connected to one input of the second additional information output circuit, the second input of which is connected via the second additional division stage to the iK output of the second main division cascade and to one input of the OR circuit, the second input of which Inonii yield Hierve primary cascade dividing

и через первый дополнительный каскад делени  подключен к одному входу первой дополнитель 0 1 схемы совпадени  вывода информации , второй вход которой подключен к выходуand through the first additional division stage is connected to one input of the first additional 0 1 information output matching circuit, the second input of which is connected to the output

второй дополнительной схемы совпадени , выход схемы «ГЬЛИ подключен ко входу триггера допол.НИтельной с.хемы ко.льмутации.The second additional coincidence circuit, the output of the circuit is connected to the trigger input of the additional terminal circuit of the mutation.

На чертеже приведена схема преобразовател  с двум  каскадами делени  в счетчиках.The drawing shows a circuit diagram of a converter with two division stages in counters.

Преобразователь содержит первый и второй двоичные счетчики, состо ш,ие из основных и дополнительных каскадов деле«и  1, Г и 2,2, соответстванно. Счетные входы основных каскадов делени  1 и 2 соединены с генератором тактовых им-пульсов 3, а вы.чоды ослов ых .каскадов делени  - с входам.и допол .нительных каскадов делени  1 и 2 соответственно . Информационные выходы счетчиков соответствующих каскадов делени  1, 1,The converter contains the first and second binary counters, consisting of the main and additional cascades of de facto and 1, G and 2.2, respectively. The counting inputs of the main division cascades 1 and 2 are connected to the generator of clock pulses 3, and the outputs of the donkeys of the division cascades are connected to the inputs and additional division cascades of divisions 1 and 2, respectively. Information outputs of the counters of the respective division cascades 1, 1,

2, 2 лодсоедкнены к схема.м 4,4, 5,5 вывода информации, выходы одноименных разр дов которых объединены.2, 2 are connected to schemas 4, 4, 5, 5 information output, the outputs of the same bits of which are combined.

В преобразователь вход т также схемы кол1мутации 6 и 6, образованные тр.иггерами 7 иThe converter also includes the colmmutation circuits 6 and 6, formed by the thrusters 7 and

7 .и двум  схемами совпадени  8, 9 и 8, 9, схема 10 и схема «ИЛИ 11. Счетный вход триггера 7 соединен с генератором тактовых импульсов 3, счетный вход триггера 7 - со схемой «ИЛИ 11, к которой присоедин ютс 7 .and two coincidence circuits 8, 9 and 8, 9, circuit 10 and circuit "OR 11. The counting input of the trigger 7 is connected to the clock pulse generator 3, the counting input of the trigger 7 - with the circuit" OR 11 to which are connected

счетные выходы .каскадов делени  I и 2.counting outputs. I and 2 division cascades.

На вход «установка О триггера 7 ,и 7 и каокадов делени  1, Г 2,2 поступает импульс лачала измерени  по цапи 12. К противоположньш выходам триггеров 7 и Т подключены соответствйнно схемы Совпадени  8, 9 и 8, 9. На объедиденные входы схем совладени  подаетс  импульс опроса, а выходы этих схем ,н ютс  со схемами вывода информации перекрестным образом относителыно друг друга. Схема 10 идентична схеме преобразовател  по авт. св. 253458.At the input of the installation of the trigger 7, and 7 and division 1, G 2.2, the pulse arrives at the measurement on the pin 12. Corresponding circuits are connected to the opposite outputs of the triggers 7 and T: Coincidence 8, 9 and 8, 9. On the overall inputs of the circuits in combination, a polling pulse is applied, and the outputs of these circuits are connected to the information output circuits in a cross relative manner to each other. Circuit 10 is identical to the converter circuit auth. St. 253458.

Нмпульс начала измерени , соответствующий началу из-мер емого интервала времени, по цепи 12 устанавливает все разр ды счетчиков в нулевое положение, за исключением младшего разр да одного из основных каскадов делени  1 или 2 (например 1). Это создает между счетчиками сдвиг записанного в процессе преобразовани  числа, сдвиг равен еди1нице младшего разр да.The impulse of the beginning of the measurement, corresponding to the beginning of the measured time interval, over the circuit 12 sets all counts of the counters to zero position, with the exception of the least significant bit of one of the main division stages 1 or 2 (for example 1). This creates a shift between the counters recorded in the process of converting the number, the shift is equal to the one of the least significant bit.

Но мере поступлени  от генератора 3 тактовых импульсов на входы каскадов делени  1 и 2 по нечетным имлульсам в каскаде делени  2 происходит переброс только тр.иггера младшего разр да, в каскаде делени  1 возможап в этот момент перенос «единицы через все разр ды. В моменты переполнени  каскадов делени  1 и 2 выходные ,им1пульсы поступают на дополнительные каскады делени  Г и 1 соответствеЕно и через схему «ИЛИ и на схему к оммутации 6.But as the generator of 3 clock pulses arrives at the inputs of division cascades 1 and 2 through odd impulses in division cascade 2, only the low-order trigger igger is transferred; in division division 1, it is possible at this moment to transfer the unit across all bits. At the moments of overflow of division cascades 1 and 2, the output pulses arrive at additional division cascades T and 1, respectively, and through the scheme "OR and the circuit to ommutation 6.

Но получении очередного импульса переполнени  схема коммутации 6 разрешает производить опрос того из каскадов делени  Г и 2, в котором уже закончен перенос единицы .But when receiving the next overflow pulse, the switching circuit 6 permits to interrogate one of the division stages G and 2, in which the transfer of the unit has already been completed.

Так, если поступил импульс переполнени  с каскада делени  1, импульс опроса может поступать на схему вывода информации 5 с каскада делени  2, так «ак ,к моменту поступлени  импульса переполнени  в каскаде делени  2 переходный процесс должен быть закончен . Аналогичным образом преобразователь работает при поступлении импульса переполнени  с каскада делени  2 во времени, поступаюш ,его с запаздыванием относительно импульса переполнени  каскада делени  1 на один период генератора тактовых импульсов 3.So, if an overflow pulse from division cascade 1 arrives, the interrogation pulse can arrive at information output circuit 5 from division cascade 2, so, by the time the overflow pulse arrives in division cascade 2, the transient must be completed. Similarly, the converter operates when the overflow pulse arrives from dividing cascade 2 in time, arriving with a lag relative to the overflow pulse of dividing cascade 1 by one period of the clock generator 3.

Таким образом, съем информации с каскада делени  2 разрешаетс  в течение времени, равного одному периоду генер.атора тактовых |ИМ1пульсов 3, а с каскада делени  Г - в течение времени, р:авного периоду следовани  импульсов переполнени  с одного из .каскадов делени  1 или 2 за вычетом одного периода генератора тактовых импульсов 3.Thus, the removal of information from the division cascade 2 is resolved for a time equal to one period of the clock generator IM | 1 pulses 3, and from the division cascade G for a time p: avno to the overflow pulse period from one of the division cascades 1 or 2 minus one period of the clock pulse generator 3.

Нериодичность перекоммутации схем вывода информации 4, 5, с каскадов Г и 2 равна периодичности следовани  импульсов переполнени .The periodicity of the re-switching of the information output circuits 4, 5, from the cascades G and 2 is equal to the periodicity of the sequence of overflow pulses.

Необходимым условием работы преобразовател   вл етс  выбор емкостей каскадов делени  такими, чтобы длительность переноса «единицы в них была Меньше периода тактовых импульсов генератора. Исключение составл ет дополнительный каскад делени  2, так как к нему обращаютс  дл  съема информации лишь на врем  одного периода генератора , что существеано меньше периода коммутации. Этим обсто тельством целесообразно воопользоватьс  при необходимости построени  многоступенчатой структуры преобразовател .A prerequisite for the operation of the converter is the choice of the capacities of the fission stages in such a way that the transfer time of the unit to them is less than the period of the generator clock pulses. The exception is an additional division stage 2, since it is addressed to retrieve information only for the time of one generator period, which is less than the switching period. By this circumstance, it is advisable to use it if it is necessary to build a multistage structure of the converter.

В этом случае можно, вз в коэффициенты пересчета дополнительных каскадов делени In this case, it is possible, taking into account the conversion factors of the additional division cascades

1 ;И 2 и следующих за ними неодинаковыми, а обеспечивающими лишь требование о превышении временем переноса «единицы е соответствующем каскаде времени обращени  ко второму при съеме информации за период1; And 2 and following them unequal, and providing only the requirement of exceeding the transfer time "units e corresponding to the cascade of the time to the second when the information for the period

переполнени  предыдущих каскадов (период поступлени  управл ющих им.пульсов на cxieму коммутации), при большом числе разр дов делител  повысить точность малым количеством дополнительных элементов «ИЛИ иoverflow of the previous cascades (the arrival time of the control pulses at the cxie switch), with a large number of divider bits, increase the accuracy with a small number of additional elements OR

схем коммутации.switching circuits.

Предмет изобретени Subject invention

Преобразовааель временных интервалов в двоичный код по авт. св. № 253458, отличающийс  тем, что, с целью расширени  частотного диапазона тактовых импульсов генератора , в него введены схема «ИЛИ и дополпительно два каскада делени , две схемы вывода информации, схема коммутации, состо ща  из триггера :И двух схем совпадени , выход первой из которых соединен с одним входом второй дополнительной схемы выводаConvert time intervals to binary code by author. St. No. 253458, characterized in that, in order to expand the frequency range of generator clock pulses, an "OR circuit and additionally two division stages, two information output circuits, a switching circuit consisting of a trigger: And two coincidence circuits, the output of the first which is connected to one input of the second additional output circuit

информации, второй вход которой через второй дополнительный каскад делени  подключен к выходу второго основного каскада делени  и к одному входу схемы «ИЛИ, второй вход которой соединен с выходом первого основного 1каскада делени  и через первый дополнительный каскад делени  подключен к одному входу первой дополнительной схемы вывода информации, второй вход которой подключен к выходу второй дополнительной схемы совпадени , выход схемы «ИЛИ подключен ко входу триггера дополнительной схемы ком.мутации.information, the second input of which is connected via the second additional dividing stage to the output of the second main division cascade and to one input of the OR circuit, the second input of which is connected to the output of the first main 1 division cascade and through the first additional dividing cascade connected to one input of the first additional information output circuit , the second input of which is connected to the output of the second additional coincidence circuit, the output of the circuit "OR is connected to the trigger input of the additional circuit commutation.